| 1 |
1
기판;상기 기판 상의 제 1 영역에 형성된 소스 전극;상기 기판 상의 제 2 영역에 형성된 드레인 전극; 및상기 제 1 영역 및 제 2 영역 사이의 제 3 영역에 형성된 게이트 전극을 포함하는 반도체 장치로서, 상기 게이트 전극은:상기 기판 상의 제 3 영역에 형성되는 제 1 전극부; 및상기 제 1 전극부 상에 형성되는 제 2 전극부를 포함하며,상기 제 2 전극부의 게이트 길이는 상기 제 1 전극부의 게이트 길이보다 긴, 반도체 장치
|
| 2 |
2
제1항에 있어서,상기 제 1 전극부 및 상기 제 2 전극부 중 적어도 하나는 Γ형인 것을 특징으로 하는, 반도체 장치
|
| 3 |
3
제 1 항에 있어서, 상기 제 1 전극부 및 상기 제 2 전극부 중 적어도 하나는 T형인 것을 특징으로 하는, 반도체 장치
|
| 4 |
4
제 1 항에 있어서, 상기 기판은 SiC층에 AlN 버퍼층, 언도프트(undoped) GaN층, 언도프드 AlGaN 스페이서층, 언도프드 AlGaN 쇼트키층 및 언도프드 GaN 캡층이 순차적으로 형성된 에피택셜 층을 포함하는 것을 특징으로 하는, 반도체 장치
|
| 5 |
5
제 1 항에 있어서,상기 제 2 전극부 상에 형성된 산화알루미늄(Al2O3) 층을 더 포함하는 것을 특징으로 하는, 반도체 장치
|
| 6 |
6
기판 상에 형성된 소스 전극 및 드레인 전극; 및상기 소스 전극과 상기 드레인 전극 사이의 상기 기판 상에 배치된, 중첩된 Γ형 게이트 전극을 포함하는 반도체 장치로서,상기 중첩된 Γ형 게이트 전극은 상기 기판 상에 형성된 제 1 전극부 및 상기 제 1 전극부 상에 형성된 제 2 전극부를 포함하고, 상기 제 2 전극부의 게이트 길이는 상기 제 1 전극부의 게이트 길이보다 긴 것을 특징으로 하는, 반도체 장치
|
| 7 |
7
반도체 장치의 제조 방법으로서:기판을 형성하는 단계;상기 기판 상에 소스 전극 및 드레인 전극을 형성하는 단계; 및상기 소스 전극과 상기 드레인 전극 사이의 상기 기판 상에 제 1 전극부 및 제 2 전극부를 포함하는 중첩된 Γ형 게이트 전극을 형성하는 단계를 포함하고,상기 제 2 전극부의 게이트 길이는 상기 제 1 전극부의 게이트 길이보다 긴 것을 특징으로 하는, 반도체 장치의 제조 방법
|
| 8 |
8
제 7 항에 있어서, 상기 기판을 형성하는 단계는, SiC 층에 이온을 주입하여 활성영역을 정의하는 단계를 포함하는 것을 특징으로 하는, 반도체 장치의 제조 방법
|
| 9 |
9
제 8 항에 있어서,상기 기판 상에 소스 전극 및 드레인 전극을 형성하는 단계는, 진공 증착 방법을 통해 상기 활성 영역 상에 오믹 금속을 증착하는 단계를 포함하는, 반도체 장치의 제조 방법
|
| 10 |
10
제 9 항에 있어서,상기 소스 전극과 상기 드레인 전극 사이의 상기 기판 상에 제 1 전극부 및 제 2 전극부를 포함하는 중첩된 Γ형 게이트 전극을 형성하는 단계는:상기 기판 상에 상기 제 1 전극부를 형성하는 단계; 및상기 제 1 전극부 상에 상기 제 2 전극부를 형성하는 단계를 포함하는, 반도체 장치의 제조 방법
|
| 11 |
11
제 10 항에 있어서,상기 제 1 전극부를 형성하는 단계는:PECVD 방식을 통해 제 1 산화층 및 질화층을 형성하는 단계;상기 질화층 상에 광 레지스트 패턴을 형성하는 단계;상기 질화층 및 상기 광 레지스트 패턴 상에 제 2 산화층을 형성하는 단계;상기 광 레지스트 패턴을 리프트오프 하는 단계;광 리소그래피 방식을 통해 상기 제 1 전극부의 헤드 패턴을 정의하는 단계;상기 리프트오프에 의해 노출된 부분을 식각하여 리세스 영역을 형성하는 단계; 상기 헤드 패턴 및 상기 리세스 영역에 제 1 게이트 금속을 증착하는 단계; 및상기 제 1 전극부의 헤드 패턴을 리프트 오프하는 단계를 포함하는, 반도체 장치의 제조 방법
|
| 12 |
12
제 11 항에 있어서,상기 제 2 전극부를 형성하는 단계는:상기 제 1 게이트 금속 상에 전자선 리소그래피 방식으로 제 2 게이트 패턴을 형성하는 단계;상기 제 2 게이트 패턴 상에 제 2 게이트 금속을 증착하는 단계; 및상기 제 2 게이트 패턴을 리프트 오프하는 단계를 포함하고,상기 제 2 게이트 패턴에 의해 정의되는 상기 제 2 전극부의 게이트 길이는, 상기 광 레지스트 패턴에 의해 정의되는 상기 제 1 전극부의 게이트 길이보다 긴 것을 특징으로 하는, 반도체 장치의 제조 방법
|
| 13 |
13
제 10 항에 있어서, 상기 제 2 전극부 상에 원자층 증착(ALD) 방식에 의해 산화알루미늄(Al2O3) 층을 형성하는 단계를 더 포함하는, 반도체 장치의 제조 방법
|
