| 1 |
1
제1 트랜지스터 및 제2 트랜지스터;제1 신호 경로를 통해 상기 제2 트랜지스터의 제2 노드와 연결되고, 제2 신호 경로를 통해 상기 제1 트랜지스터의 게이트 노드와 연결되는 소스 패드;제3 신호 경로를 통해 상기 제2 트랜지스터의 게이트 노드와 연결되는 게이트 패드; 그리고제4 신호 경로를 통해 상기 제1 트랜지스터의 제1 노드와 연결되는 드레인 패드를 포함하고,상기 제1 트랜지스터의 제2 노드와 상기 제2 트랜지스터의 제1 노드는 제5 신호 경로를 통해 서로 연결되고,상기 제1 트랜지스터의 상기 게이트 노드와 상기 제2 트랜지스터의 상기 제2 노드는 상기 제1 신호 경로 및 상기 제2 신호 경로와 분리된 제6 신호 경로를 통해 서로 연결되고,상기 제2 트랜지스터는,기판 위에 배치된 도전 플레이트;상기 도전 플레이트 위에 배치되며, 상기 도전 플레이트와 전기적으로 연결되는 드레인 단자;상기 드레인 단자 위에 배치되는 제1 활성 영역;상기 제1 활성 영역 위의 제1 부분에 배치되는 게이트 단자; 그리고상기 제1 활성 영역 위의 제2 부분에 배치되는 소스 단자를 포함하고,상기 제1 트랜지스터는,상기 도전 플레이트 위의 제2 부분에 배치된 제2 활성 영역;상기 제2 활성 영역 위의 제1 부분에 배치된 게이트 단자;상기 제2 활성 영역 위의 제2 부분에 배치된 드레인 단자; 그리고상기 제2 활성 영역 위의 제3 부분에 배치된 소스 단자를 포함하고,상기 제5 신호 경로는 상기 제2 활성 영역을 관통하여 상기 제1 트랜지스터의 상기 소스 단자 및 상기 도전 플레이트와 접촉하는 비아 콘택을 포함하는 스위치 회로
|
| 2 |
2
제1 항에 있어서,상기 제1 신호 경로는 상기 제2 트랜지스터의 상기 소스 단자와 상기 소스 패드를 연결하는 배선을 포함하고,상기 제3 신호 경로는 상기 제2 트랜지스터의 상기 게이트 단자와 상기 소스 패드를 연결하는 배선을 포함하는 스위치 회로
|
| 3 |
3
제1 항에 있어서,상기 제1 트랜지스터는 통상 온 타입(normally on type)의 질화갈륨(GaN) 트랜지스터를 포함하는 스위치 회로
|
| 4 |
4
제1 항에 있어서,상기 제2 트랜지스터는 통상 오프 타입(normally off type)의 금속 산화물 트랜지스터(MOSFET)를 포함하는 스위치 회로
|
| 5 |
5
제1 항에 있어서,상기 제1 트랜지스터와 병렬 연결되며 상기 제1 트랜지스터와 공통으로 제어되는 제3 트랜지스터를 더 포함하는 스위치 회로
|
| 6 |
6
제1 항에 있어서,상기 제2 트랜지스터와 병렬 연결되며 상기 제2 트랜지스터와 공통으로 제어되는 제4 트랜지스터를 더 포함하는 스위치 회로
|
| 7 |
7
제1 항에 있어서,상기 제1 신호 경로, 상기 제2 신호 경로, 그리고 상기 제6 신호 경로는 기생 인덕턴스와 함께 파이 네트워크를 형성하는 스위치 회로
|
| 8 |
8
삭제
|
| 9 |
9
삭제
|
| 10 |
10
삭제
|
| 11 |
11
삭제
|
| 12 |
12
삭제
|
| 13 |
13
삭제
|
| 14 |
14
삭제
|
