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기준 클록 신호에 대응하여 출력 클록 신호를 생성하는 위상 고정 루프에 있어서:상기 출력 클록 신호를 분주하여 분주 클록 신호를 생성하는 분주기;상기 기준 클록 신호 및 상기 분주 클록 신호 사이의 위상 차이에 대응하는 펄스를 가지는 시간-펄스 변환 신호를 생성하는 시간-펄스 변환기; 그리고상기 출력 클록 신호를 생성하기 위한 LC 공진회로를 포함하며, 상기 시간-펄스 변환 신호에 따라 상기 LC 공진회로의 시상수에 대응하여 결정되는 상기 출력 클록 신호의 주파수를 제어하는 디지털 제어 발진기를 포함하되,상기 LC 공진회로의 커패시턴스를 변경된 상태로 유지하는 변경 커패시턴스 지속 시간은 상기 기준 클록 신호 및 상기 분주 클록 신호 사이의 위상 차이 변화에 따라 연속적으로 제어되는 위상 고정 루프
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제 1 항에 있어서,상기 시간-펄스 변환기는 상기 기준 클록 신호 및 상기 분주 클록 신호 사이의 위상 차이에 비례하는 펄스 폭을 가지는 적어도 하나의 시간 증폭기 출력신호를 생성하는 시간 증폭기를 포함하는 위상 고정 루프
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제 2 항에 있어서,상기 시간-펄스 변환기는 상기 적어도 하나의 시간 증폭기 출력신호를 논리 연산을 통하여 상기 시간-펄스 변환 신호로 변환하는 시간-펄스 변환부를 포함하는 위상 고정 루프
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제 2 항에 있어서,상기 시간 증폭기는 상기 기준 클록 신호 및 상기 분주 클록 신호 사이의 위상 차이에 비례하는 제 1 펄스 폭을 가지는 제 1 시간 증폭기 출력신호, 상기 기준 클록 신호 및 상기 분주 클록 신호 사이의 위상 차이에 비례하는 제 2 펄스 폭을 가지는 제 2 시간 증폭기 출력신호 및 상기 기준 클록을 소정의 시간만큼 지연시킨 기준 클록 지연신호를 생성하고,상기 기준 클록의 위상과 상기 분주 클록의 위상이 서로 다른 경우, 상기 제 1 시간 증폭기 출력신호의 펄스 폭과 상기 제 2 시간 증폭기 출력신호의 펄스 폭은 서로 상이하도록 제어되는 위상 고정 루프
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제 4 항에 있어서,상기 시간-펄스 변환기는 상기 제 1 시간 증폭기 출력신호 및 상기 기준 클록 지연신호를 제 1 논리 연산하여 제 1 게이트 출력신호를 출력하는 제 1 논리 게이트, 그리고 상기 제 2 시간 증폭기 출력신호 및 상기 기준 클록 지연신호를 제 2 논리 연산하여 제 2 게이트 출력신호를 출력하는 제 2 논리 게이트를 포함하는 위상 고정 루프
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제 5 항에 있어서,상기 제 1 논리 연산은 논리곱 연산이고, 상기 제 2 논리 연산은 부정 논리곱 연산인 위상 고정 루프
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제 5 항에 있어서,상기 LC 공진회로에 포함된 복수의 커패시터들은 상기 제 1 게이트 출력신호 및 상기 제 2 게이트 출력신호에 따라 선택적으로 턴 온 또는 턴 오프 되는 위상 고정 루프
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제 1 항에 있어서,상기 시간-펄스 변환기는 상기 기준 클록 및 상기 분주 클록을 소정의 시간만큼 지연시킨 기준 클록 지연신호 및 분주 클록 지연신호를 생성하는 시간 증폭기를 포함하고,상기 기준 클록 지연신호 및 상기 분주 클록 지연신호의 위상 차이를 검출하여 위상 에러 값을 출력하는 비교기를 더 포함하는 위상 고정 루프
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제 8 항에 있어서,상기 위상 에러 값을 적분하여 상기 디지털 제어 발진기로 전송하는 적분기를 더 포함하는 위상 고정 루프
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제 1 항에 있어서,상기 변경 커패시턴스 지속 시간은 상기 시간-펄스 변환 신호의 펄스 폭에 비례하는 위상 고정 루프
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기준 클록 신호에 대응하여 출력 클록 신호를 생성하는 위상 고정 루프의 동작 방법에 있어서:상기 기준 클록 신호를 수신하는 단계;상기 출력 클록 신호를 분주하여 분주 클록 신호를 생성하는 단계;상기 기준 클록 신호 및 상기 분주 클록 신호의 위상 차이에 대응하는 펄스를 가지는 시간-펄스 변환 신호를 생성하는 단계; 그리고상기 시간-펄스 변환 신호에 따라 상기 출력 클록 신호를 생성하기 위한 LC 공진회로의 커패시턴스를 변경하여 상기 출력 클록 신호의 주파수를 제어하는 단계를 포함하되,상기 LC 공진회로의 커패시턴스를 변경된 상태로 유지하는 변경 커패시턴스 지속 시간은 상기 기준 클록 신호 및 상기 분주 클록 신호 사이의 위상 차이 변화에 따라 연속적으로 제어되는 동작 방법
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제 11 항에 있어서,상기 시간-펄스 변환 신호를 생성하는 단계는:시간 증폭기에 의해 상기 기준 클록 및 상기 분주 클록의 위상 차이에 비례하는 제 1 펄스 폭을 가지는 제 1 시간 증폭기 출력신호들을 생성하는 단계;시간 증폭기에 의해 상기 기준 클록 및 상기 분주 클록의 위상 차이에 비례하는 제 2 펄스 폭을 가지는 제 2 시간 증폭기 출력신호들을 생성하는 단계;상기 시간 증폭기에 의해 상기 기준 클록을 소정의 시간만큼 지연시킨 기준 클록 지연신호를 생성하는 단계;상기 제 1 시간 증폭기 출력신호 및 상기 기준 클록 지연신호를 제 1 논리 연산하여 제 1 게이트 출력신호를 생성하는 단계; 그리고상기 제 2 시간 증폭기 출력신호 및 상기 기준 클록 지연신호를 제 2 논리 연산하여 제 2 게이트 출력신호를 생성하는 단계를 포함하되,상기 기준 클록의 위상과 상기 분주 클록의 위상이 서로 다른 경우, 상기 제 1 펄스 폭과 상기 제 2 펄스 폭은 서로 상이하도록 제어되는 동작 방법
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제 12 항에 있어서,상기 변경 커패시턴스 지속 시간은 상기 제 1 게이트 출력신호 및 상기 제 2 게이트 출력신호에 따라 연속적으로 조절되는 동작 방법
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제 12 항에 있어서,상기 LC 공진회로에 포함된 복수의 커패시터들은 상기 제 1 게이트 출력신호 및 상기 제 2 게이트 출력신호에 따라 선택적으로 턴 온 또는 턴 오프 되는 동작 방법
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