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메모리 인터페이스 장치에 있어서,중앙처리장치와 병렬 인터페이스로 연결된 중앙처리장치 측 프로토콜 프로세서 및메모리와 병렬 인터페이스로 연결된 메모리 측 프로토콜 프로세서를 포함하되,상기 중앙처리장치 측 프로토콜 프로세서와 상기 메모리 측 프로토콜 프로세서는 시리얼 링크로 접속되는 것인 메모리 인터페이스 장치
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제 1 항에 있어서,상기 중앙처리장치 측 프로토콜 프로세서는,헤더 처리를 위한 헤더 패킷 및 데이터 페이로드를 위한 쓰기 데이터 페이로드 패킷을 생성하는 프론트 엔드 버스 컨트롤러,상기 헤더 패킷을 저장하는 헤더 버퍼 및상기 쓰기 데이터 페이로드 패킷을 저장하는 쓰기 데이터 버퍼를 포함하는 것인 메모리 인터페이스 장치
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제 2 항에 있어서,상기 중앙처리장치 측 프로토콜 프로세서는,제 1 헤더 측 트랜시버,상기 저장된 헤더 패킷 및 컨트롤 패킷을 상기 제 1 헤더 측 트랜시버를 통해 상기 메모리 측 프로토콜 프로세서로 전송하는 헤더 및 컨트롤 트랜스미터 및상기 컨트롤 패킷을 상기 제 1 헤더 측 트랜시버를 통해 상기 메모리 측 프로토콜 프로세서로부터 수신하는 컨트롤 리시버를 더 포함하되,상기 컨트롤 패킷은 링크 설정을 위한 물리 패킷 및 흐름 제어와 데이터 무결성을 위한 링크 패킷을 포함하는 것인 메모리 인터페이스 장치
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제 3 항에 있어서,상기 컨트롤 리시버는 상기 컨트롤 패킷을 수신함에 따라, 상기 메모리 측 프로토콜 프로세서의 상기 헤더 패킷의 수신 여부에 대한 정보를 상기 헤더 및 컨트롤 트랜스미터에 전송하되,상기 헤더 패킷 상에 오류가 존재하는 경우, 상기 헤더 및 컨트롤 트랜스미터는 상기 헤더 패킷을 재전송하는 것인 메모리 인터페이스 장치
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제 3 항에 있어서,상기 중앙처리장치 측 프로토콜 프로세서는,제 1 페이로드 측 트랜시버 및상기 쓰기 데이터 버퍼에 저장된 상기 쓰기 데이터 페이로드 패킷을 상기 제 1 페이로드 측 트랜시버를 통해 상기 메모리 측 프로토콜 프로세서로 송신하는 페이로드 트랜스미터를 더 포함하는 것인 메모리 인터페이스 장치
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제 5 항에 있어서,상기 페이로드 트랜스미터는, 상기 페이로드 트랜스미터가 송신한 상기 쓰기 데이터 페이로드 패킷 상에 오류가 존재하는 경우, 상기 오류의 정보를 상기 컨트롤 리시버로부터 수신하고, 상기 쓰기 데이터 페이로드 패킷을 재전송하는 것인 메모리 인터페이스 장치
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제 5 항에 있어서,상기 중앙처리장치 측 프로토콜 프로세서는,읽기 데이터 페이로드 패킷을 저장하는 읽기 데이터 버퍼,상기 제 1 페이로드 측 트랜시버로부터 상기 메모리 측 프로토콜 프로세서에 의해 전송된 읽기 데이터 페이로드 패킷을 수신하여 읽기 데이터 버퍼에 저장하는 페이로드 리시버를 더 포함하되,상기 프론트 엔드 버스 컨트롤러는 상기 읽기 데이터 버퍼에 저장된 읽기 데이터 페이로드 패킷을 상기 중앙처리장치로 전송하는 것인 메모리 인터페이스 장치
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제 7 항에 있어서,상기 프론트 엔드 버스 컨트롤러는 상기 읽기 데이터 페이로드 패킷에 오류 존재 여부를 상기 헤더 및 컨트롤 트랜스미터로 전송하되,상기 헤더 및 컨트롤 트랜스미터는 상기 메모리 측 프로토콜 프로세서로 상기 읽기 데이터 페이로드 패킷의 재전송을 요청하는 것인 메모리 인터페이스 장치
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제 1 항에 있어서,상기 메모리 측 프로토콜 프로세서는,상기 중앙처리장치 측 프로토콜 프로세서로부터 전송된 헤더 패킷을 저장하는 헤더 버퍼,상기 중앙처리장치 측 프로토콜 프로세서로부터 전송된 쓰기 데이터 페이로드 패킷을 저장하는 쓰기 데이터 버퍼 및상기 메모리의 쓰기 동작 및 읽기 동작을 수행하는 메모리 컨트롤러를 포함하는 메모리 인터페이스 장치
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제 9 항에 있어서,상기 메모리 측 프로토콜 프로세서는,제 2 헤더 측 트랜시버,상기 제 2 헤더 측 트랜시버를 통해 컨트롤 패킷을 상기 중앙처리장치 측 프로토콜 프로세서로 전송하는 컨트롤 트랜스미터 및상기 제 2 헤더 측 트랜시버를 통해 상기 중앙처리장치 측 프로토콜 프로세서가 전송한 상기 헤더 패킷 및 컨트롤 패킷을 수신하고, 상기 헤더 패킷을 상기 헤더 버퍼에 저장하는 헤더 및 컨트롤 리시버를 더 포함하되,상기 컨트롤 패킷은 링크 설정을 위한 물리 패킷 및 흐름 제어와 데이터 무결성을 위한 링크 패킷을 포함하는 것인 메모리 인터페이스 장치
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제 9 항에 있어서,상기 메모리 측 프로토콜 프로세서는,제 2 페이로드 측 트랜시버 및상기 제 2 페이로드 측 트랜시버를 통해 상기 중앙처리장치 측 프로토콜 프로세서가 전송한 쓰기 데이터 페이로드 패킷을 수신하여 상기 쓰기 데이터 퍼버에 저장하는 페이로드 리시버를 더 포함하되,상기 메모리 컨트롤러는 상기 헤더 버퍼에 저장된 헤더 패킷의 주소 정보 및 상기 쓰기 데이터 버퍼에 저장된 쓰기 데이터 페이로드 패킷에 기초하여 상기 메모리의 쓰기 동작을 수행하는 것인 메모리 인터페이스 장치
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제 11 항에 있어서,상기 메모리 측 프로토콜 프로세서는,상기 메모리로부터 읽혀진 읽기 데이터 페이로드를 저장하는 읽기 데이터 버퍼 및상기 읽기 데이터 페이로드 패킷을 상기 제 2 페이로드 측 트랜시버를 통해 상기 중앙처리장치 측 프로토콜 프로세서로 전송하는 페이로드 트랜스미터를 더 포함하되,상기 메모리 컨트롤러는 상기 헤더 버퍼에 저장된 헤더 패킷의 주소 정보에 기초하여 상기 메모리의 읽기 동작을 수행하고, 상기 읽기 동작에 따라 읽은 읽기 데이터 페이로드 패킷을 상기 읽기 데이터 버퍼에 저장하는 것인 메모리 인터페이스 장치
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제 12항에 있어서,상기 페이로드 트랜스미터는,상기 페이로드 트랜스미터가 송신한 상기 읽기 데이터 페이로드 패킷 상에 오류가 존재하는 경우, 상기 오류의 정보를 상기 헤더 및 컨트롤 리시버로부터 수신하고, 상기 읽기 데이터 페이로드 패킷을 재전송하는 것인 메모리 인터페이스 장치
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