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제1 반도체 칩 내에 배치되어 테스트 패턴에 대응하는 제1 테스트 결과 신호를 압축하는 제1 MISR(Multiple Input Signature Register);상기 제1 반도체 칩의 상측 및 하측 중 어느 일 측에 적층된 제2 반도체 칩 내에 배치되어 상기 테스트 패턴에 대응하는 제2 테스트 결과 신호를 압축하는 제2 MISR(Multiple Input Signature Register);상기 제1 반도체 칩의 상측 및 하측 중 어느 일 측에 적층된 제3 반도체 칩 내에 배치되어 상기 테스트 패턴에 대응하는 제3 테스트 결과 신호를 압축하는 제3 MISR(Multiple Input Signature Register); 및상기 제1 MISR에서 출력되는 제1 출력 신호, 상기 제2 MISR에서 출력되는 제2 출력 신호 및 상기 제3 MISR에서 출력되는 제3 출력 신호를 비교하여 상기 제1 반도체칩 내지 상기 제3 반도체칩의 소프트 오류를 검출하는 오류 검출부;상기 오류 검출부는,상기 제1 반도체 칩 내지 상기 제3 반도체 칩 중 어느 하나의 내부에 배치되고,상기 제1 반도체 칩 내지 상기 제3 반도체 칩 사이에 배치된 TSV(Through Silicon Via)를 통해 상기 제1 반도체 칩 내지 상기 제3 반도체 칩 중 적어도 둘과 전기적으로 연결되며,상기 제1 반도체 칩에 배치될 경우, 상기 TSV를 통해 상기 제2 MISR 및 상기 제3 MISR과 전기적으로 연결되고,상기 제2 반도체 칩에 배치될 경우, 상기 TSV를 통해 상기 제1 MISR 및 상기 제3 MISR과 전기적으로 연결되며,상기 제3 반도체 칩에 배치될 경우, 상기 TSV를 통해 상기 제1 MISR 및 상기 제2 MISR과 전기적으로 연결되는3차원 반도체 장치의 테스트 회로
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제1항에 있어서, 상기 오류 검출부는,상기 제1 출력 신호 내지 상기 제3 출력 신호 중 어느 하나가 상이한 경우, 상기 제1 반도체 칩 내지 상기 제3 반도체 칩의 소프트 오류를 검출하는 SER 카운터부를 포함하는 3차원 반도체 장치의 테스트 회로
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제1항에 있어서, 상기 제1 반도체 칩 내지 상기 제3 반도체 칩 각각은, 상기 테스트 패턴을 발생시키는 LFSR; 및상기 테스트 패턴을 입력받아 저장하는 복수의 스캔 체인을 포함하는 3차원 반도체 장치의 테스트 회로
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제1 반도체 칩 내에 배치된 제1 MISR(Multiple Input Signature Register)을 이용하여 테스트 패턴에 대응하는 제1 테스트 결과 신호를 압축하는 단계;상기 제1 반도체 칩의 상측 및 하측 중 어느 일 측에 적층된 제2 반도체 칩 내의 제2 MISR(Multiple Input Signature Register)을 이용하여 상기 테스트 패턴에 대응하는 제2 테스트 결과 신호를 압축하는 단계;상기 제1 반도체 칩의 상측 및 하측 중 어느 일 측에 적층된 제3 반도체 칩 내의 제3 MISR(Multiple Input Signature Register)을 이용하여 상기 테스트 패턴에 대응하는 제3 테스트 결과 신호를 압축하는 단계;오류 검출부에서, 상기 제1 MISR에서 출력되는 제1 출력 신호, 상기 제2 MISR에서 출력되는 제2 출력 신호 및 상기 제3 MISR에서 출력되는 제3 출력 신호를 비교하여 상기 제1 반도체칩 내지 상기 제3 반도체칩의 소프트 오류를 검출하는 단계를 포함하고,상기 오류 검출부는,상기 제1 반도체 칩 내지 상기 제3 반도체 칩 중 어느 하나의 내부에 배치되고,상기 제1 반도체 칩 내지 상기 제3 반도체 칩 사이에 배치된 TSV(Through Silicon Via)를 통해 상기 제1 반도체 칩 내지 상기 제3 반도체 칩 중 적어도 둘과 전기적으로 연결되며,상기 제1 반도체 칩에 배치될 경우, 상기 TSV를 통해 상기 제2 MISR 및 상기 제3 MISR과 전기적으로 연결되고,상기 제2 반도체 칩에 배치될 경우, 상기 TSV를 통해 상기 제1 MISR 및 상기 제3 MISR과 전기적으로 연결되며,상기 제3 반도체 칩에 배치될 경우, 상기 TSV를 통해 상기 제1 MISR 및 상기 제2 MISR과 전기적으로 연결되는3차원 반도체 장치의 테스트 방법
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제6항에 있어서, 상기 소프트 오류를 검출하는 단계는,SER 카운터부에서, 상기 제1 출력 신호 내지 상기 제3 출력 신호 중 어느 하나가 상이한 경우, 상기 제1 반도체 칩 내지 상기 제3 반도체 칩의 소프트 오류를 검출하는 단계를 포함하는 3차원 반도체 장치의 테스트 방법
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