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반도체 패키지 및 그 제조방법(SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME)

  • 기술번호 : KST2017016540
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 적어도 하나 이상의 수용홀을 포함하며, 금속 재질로 형성되는 베이스 기판, 상기 수용홀에 실장되는 적어도 하나 이상의 반도체 칩 및 상기 수용홀의 내측면과 상기 반도체 칩 사이의 이격공간에 형성되는 방열부재를 포함하는 반도체 패키지를 제공한다.
Int. CL H01L 23/367 (2016.05.24) H01L 23/373 (2016.05.24) H01L 23/433 (2016.05.24) H01L 23/48 (2016.05.24) H01L 23/043 (2016.05.24) H01L 23/31 (2016.05.24)
CPC H01L 23/3675(2013.01) H01L 23/3675(2013.01) H01L 23/3675(2013.01) H01L 23/3675(2013.01) H01L 23/3675(2013.01) H01L 23/3675(2013.01)
출원번호/일자 1020160048300 (2016.04.20)
출원인 전자부품연구원
등록번호/일자
공개번호/일자 10-2017-0119953 (2017.10.30) 문서열기
공고번호/일자 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2016.04.20)
심사청구항수 8

출원인

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번호 이름 국적 주소
1 한국전자기술연구원 대한민국 경기도 성남시 분당구

발명자

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번호 이름 국적 주소
1 김준철 대한민국 경기도 성남시 분당구
2 김동수 대한민국 경기도 성남시 분당구
3 육종민 대한민국 경기도 성남시 분당구

대리인

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번호 이름 국적 주소
1 청운특허법인 대한민국 서울특별시 서초구 반포대로 ***, *층 (서초동, 장생빌딩)

최종권리자

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번호 이름 국적 주소
1 한국전자기술연구원 대한민국 경기도 성남시 분당구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2016.04.20 수리 (Accepted) 1-1-2016-0380536-17
2 선행기술조사의뢰서
Request for Prior Art Search
2017.01.11 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2017.03.13 발송처리완료 (Completion of Transmission) 9-6-2017-0039069-46
4 의견제출통지서
Notification of reason for refusal
2017.03.14 발송처리완료 (Completion of Transmission) 9-5-2017-0186511-62
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2017.05.10 수리 (Accepted) 1-1-2017-0444031-97
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2017.05.10 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2017-0444032-32
7 거절결정서
Decision to Refuse a Patent
2017.11.02 발송처리완료 (Completion of Transmission) 9-5-2017-0766744-31
8 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2017.11.28 수리 (Accepted) 1-1-2017-1186613-08
9 [명세서등 보정]보정서(재심사)
Amendment to Description, etc(Reexamination)
2017.11.28 보정승인 (Acceptance of amendment) 1-1-2017-1186614-43
10 등록결정서
Decision to Grant Registration
2017.12.28 발송처리완료 (Completion of Transmission) 9-5-2017-0907865-76
11 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.08.24 수리 (Accepted) 4-1-2020-5189497-57
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
적어도 하나 이상의 수용홀을 포함하며, 금속 재질로 형성되는 베이스 기판;상기 수용홀에 실장되는 적어도 하나 이상의 반도체 칩;상기 수용홀의 내측면과 상기 반도체 칩 사이의 이격공간에 형성되고, 상기 반도체 칩 및 베이스 기판의 하면을 커버하도록 연장되어 형성되는 금속 재질의 방열부재; 및상기 베이스 기판과 상기 방열부재를 수직방향으로 관통하도록 형성되어, 상기 베이스 기판 및 상기 방열부재를 접지부와 전극부로 전기적으로 분리하는 적어도 하나 이상의 트렌치를 포함하는 반도체 패키지
2 2
삭제
3 3
청구항 1에 있어서, 상기 베이스 기판의 상면에 형성되며, 상기 전극부와 상기 반도체 칩을 전기적으로 연결하도록 형성되는 적어도 하나 이상의 전극패턴을 더 포함하는 반도체 패키지
4 4
삭제
5 5
청구항 1에 있어서, 상기 접지부는상기 반도체 칩을 내부에 수용하는 제1 베이스 기판과 상기 제1 베이스 기판의 하면을 커버하는 제1 방열부재를 포함하며, 상기 전극부는상기 제1 베이스 기판과 전기적으로 분리되는 제2 베이스 기판과 상기 제2 베이스 기판의 하면을 커버하는 제2 방열부재를 포함하는 반도체 패키지
6 6
청구항 5에 있어서, 상기 트렌치는 상기 베이스 기판면에서 일방향으로 일정한 길이를 갖도록 형성되는 제1영역과 상기 제1 영역의 일단으로부터 연장되어 다른 방향으로 일정한 길이를 갖도록 형성되는 제2 영역으로 구성되는 반도체 패키지
7 7
청구항 6에 있어서, 상기 전극부는 상기 베이스 기판의 각 측단의 일정영역에 상기 반도체 칩의 전극패드의 개수에 대응되도록 형성되는 반도체 패키지
8 8
청구항 7에 있어서, 상기 트렌치는 상기 베이스 기판면에서 수평방향으로 일정한 길이를 갖도록 형성되는 제 1 영역과 상기 제 1 영역의 일단으로부터 연장되어 수직방향으로 일정한 길이를 갖도록 형성되는 제 2 영역이 상기 전극부를 상기 접지부로부터 일정간격 이격시키도록 형성되는 반도체 패키지
9 9
금속재질로 형성된 베이스 기판에 적어도 하나 이상의 수용홀을 형성하는 수용홀 형성단계;상기 수용홀에 반도체 칩을 실장하는 반도체칩 실장단계;상기 수용홀의 내측면과 상기 반도체 칩 사이의 이격공간 및 상기 베이스 기판의 하면을 커버하도록 금속 재질의 방열부재를 형성하는 방열부재 형성단계; 및상기 베이스 기판과 상기 방열부재를 상기 반도체 칩이 내부에 수용된 접지부와 상기 접지부의 일측영역에 형성되며, 상기 접지부와 전기적으로 절연된 전극부로 분리형성하는 영역분리단계를 포함하는 반도체 패키지 제조방법
10 10
삭제
11 11
삭제
12 12
청구항 9에 있어서,상기 영역분리단계는 상기 접지부와 상기 전극부의 사이에서, 상기 베이스 기판과 상기 방열부재를 수평방향 및 수직방향으로 수직관통 형성하여, 상기 접지부와 상기 전극부를 일정간격 이격시키는 적어도 하나 이상의 트렌치를 형성하는 단계;상기 트렌치에 절연물질을 충진하고, 상기 베이스 기판의 상면에 절연층을 형성하는 단계; 상기 반도체 칩의 전극패드와 상기 전극부를 전기적으로 연결하는 전극패턴을 형성하는 단계; 및상기 트렌치의 양끝단을 기준으로 상기 베이스 기판과 상기 방열부재를 절단하여, 상기 접지부와 상기 전극부를 전기적으로 분리하는 단계를 포함하는 반도체 패키지 제조방법
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1 US2017309541 US 미국 DOCDBFAMILY
2 US9984950 US 미국 DOCDBFAMILY
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순번 연구부처 주관기관 연구사업 연구과제
1 산업통상자원부 광운대학교 산학협력단 (산업부)산업융합원천(정보통신)기술개발사업 (RCMS)IoT향 다중대역 RF MEMS 소자 원천기술 개발