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패키지 기판;상기 패키지 기판 상에 적층되는 복수의 다이들;상기 복수의 다이들 상에 제공되는 패키지 상판; 그리고상기 패키지 기판과 상기 패키지 상판의 사이에서 상기 복수의 다이들을 둘러싸는 패키지 측벽을 포함하고,상기 복수의 다이들은 각각 체커 모듈 및 둘 이상의 록스텝 모듈들을 형성하고,상기 체커 모듈을 형성하는 다이는 상기 기판 위에 적층된 적어도 하나의 다이의 위에 적층되는 반도체 패키지
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제1 항에 있어서,상기 체커 모듈을 형성하는 다이는 상기 복수의 다이들 중에서 중앙에 적층되는 반도체 패키지
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제1 항에 있어서,상기 복수의 다이들 중에서 상기 체커 모듈을 형성하는 다이와 상기 패키지 기판 사이에 적층되는 다이들의 수는 상기 체커 모듈을 형성하는 다이와 상기 패키지 상판 사이에 적층되는 다이들의 수보다 많은 반도체 패키지
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제1 항에 있어서,상기 체커 모듈을 형성하는 다이는 상기 복수의 다이들 중에서 상기 패키지 상판에 가장 인접하게 적층되는 반도체 패키지
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제1 항에 있어서,상기 복수의 다이들 중에서 상기 패키지 상판에 가장 인접하게 적층되는 다이의 기판의 두께는 나머지 다이들 각각의 기판의 두께보다 두꺼운 반도체 패키지
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제1 항에 있어서,상기 둘 이상의 록스텝 모듈들은 동일한 데이터에 기반하여 동일한 연산을 수행하도록 구성되고,상기 체커 모듈은 상기 둘 이상의 록스텝 모듈들로부터 수신되는 연산 결과들을 비교하여 상기 둘 이상의 록스텝 모듈들의 에러를 체크하도록 구성되는 반도체 패키지
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제1 항에 있어서,상기 체커 모듈을 형성하는 다이는 알파 입자의 수가 가장 적은 위치에 적층되는 반도체 패키지
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제1 항에 있어서,상기 복수의 다이들 각각은,기판;상기 기판 상에 형성된 활성층; 그리고상기 활성층 상에 형성된 금속층을 포함하고,상기 복수의 다이들 각각은 상기 금속층이 상기 패키지 기판에 인접하게, 그리고 상기 기판이 상기 패키지 상판에 인접하게 적층되는 반도체 패키지
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동일한 데이터에 기반하여 동일한 연산들을 수행하도록 구성되는 둘 이상의 록스텝 모듈들을 형성하는 둘 이상의 제1 다이들; 그리고상기 둘 이상의 록스텝 모듈들의 둘 이상의 연산 결과들을 비교하여 상기 둘 이상의 록스텝 모듈들의 에러를 체크하도록 구성되는 체커 모듈을 형성하는 제2 다이를 포함하고,상기 제2 다이는 적어도 하나의 제1 다이의 위에 적층되는 반도체 장치
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