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관통 전극을 포함하는 반도체 칩의 제조 방법

  • 기술번호 : KST2015085997
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 관통 전극을 포함하는 반도체 칩의 제조 방법이 제공된다. 이 관통 전극을 포함하는 반도체 칩의 제조 방법은 서로 대향된 제1면 및 제2면을 갖는 제1 기판의 제1면을 선택적으로 식각하여 칩 어레이 영역을 정의하는 리세스 영역 및 상기 칩 어레이 영역 내에 예비 관통 홀들을 형성하고, 금속층이 형성된 제2 기판과 제1 기판의 상기 제1면을 결합시켜 결합구조체를 형성하고, 결합 구조체 내의 상기 제1 기판의 상기 제2면을 식각하여 상기 금속층을 노출시키는 관통 홀들을 형성하고, 관통 홀들을 채우는 관통 전극들을 형성하는 것을 포함한다.
Int. CL H01L 23/045 (2006.01) H01L 23/52 (2006.01) H01L 23/043 (2006.01)
CPC H01L 23/481(2013.01) H01L 23/481(2013.01) H01L 23/481(2013.01)
출원번호/일자 1020100049746 (2010.05.27)
출원인 한국전자통신연구원
등록번호/일자
공개번호/일자 10-2011-0130214 (2011.12.05) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 취하
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 N
심사청구항수 1

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 임병옥 대한민국 대전광역시 유성구
2 정성혜 대한민국 대전광역시 동구
3 배현철 대한민국 대전광역시 유성구
4 최광성 대한민국 대전광역시 유성구
5 엄용성 대한민국 대전광역시 유성구
6 문종태 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 오세준 대한민국 서울특별시 강남구 테헤란로 *길 ** *층(역삼동)(특허법인 고려)
2 권혁수 대한민국 서울특별시 강남구 언주로 ***, *층(삼일빌딩, 역삼동)(KS고려국제특허법률사무소)
3 송윤호 대한민국 서울특별시 강남구 언주로 *** (역삼동) *층(삼일빌딩)(케이에스고려국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2010.05.27 수리 (Accepted) 1-1-2010-0341137-37
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1
서로 대향된 제1면 및 제2면을 갖는 제1 기판을 준비하는 것;상기 제1 기판의 상기 제1면을 선택적으로 식각하여 가장 자리 영역 내에서 칩 어레이 영역을 정의하는 리세스 영역, 및 상기 칩 어레이 영역 내에 예비 관통 홀들을 형성하되, 상기 예비 관통 홀들 및 리세스 영역의 각각은 바닥면을 포함하는 것;제2 기판의 일면 상에 금속층을 형성하는 것;상기 제2 기판의 상기 금속층 및 상기 제1 기판의 상기 제1면을 결합시켜 결합구조체를 형성하는 것;상기 결합 구조체 내의 상기 제1 기판의 상기 제2면을 상기 예비 콘택 홀들 및 리세스 영역의 상기 바닥면들이 제거될 때까지 식각하여, 상기 금속층을 노출시키는 관통 홀들을 형성하는 것;상기 관통 홀들을 채우는 관통 전극들을 형성하는 것을 포함하는 반도체 칩의 제조 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 지식경제부 한국전자통신연구원 한국 산업 기술 평가 관리원의 산업 원천 기술 개발 사업 웨이퍼레벨 3차원 IC설계 및 집적기술