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1
베이스 기판;상기 베이스 기판 상에 배치되고 제1 전압 단자와 연결되는 제1 웰;상기 베이스 기판 상에 배치되고 제2 전압 단자와 연결되는 제2 웰;상기 베이스 기판 상에 배치되고 입출력 단자와 연결되는 제3 웰;상기 제1 웰 및 상기 제3 웰 사이에 배치되는 제4 웰; 및상기 제2 웰 및 상기 제3 웰 사이에 배치되는 제5 웰을 포함하고,상기 제1 웰은 상기 제1 전압 단자와 이격되어 형성되는 제1 N+ 확산 영역을 포함하고,상기 제2 웰은 상기 제2 전압 단자와 이격되어 형성되는 제2 N+ 확산 영역을 포함하고,상기 제4 웰은 제1 P+ 확산 영역을 포함하고,상기 제5 웰은 제2 P+ 확산 영역을 포함하는 ESD 보호 소자
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| 2 |
2
제1 항에 있어서,상기 제1 웰, 상기 제2 웰, 및 상기 제3 웰은 N형 웰이고,상기 제4 웰 및 상기 제5 웰은 P형 웰인 ESD 보호 소자
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| 3 |
3
제2 항에 있어서,상기 제1 웰은 상기 제1 전압 단자와 연결되도록 형성되는 제3 N+ 확산 영역 및 제3 P+ 확산 영역을 더 포함하고,상기 제2 웰은 상기 제2 전압 단자와 연결되도록 형성되는 제4 N+ 확산 영역 및 제4 P+ 확산 영역을 더 포함하고,상기 제3 P+ 확산 영역은 상기 제1 N+ 확산 영역 및 상기 제3 N+ 확산 영역 사이에 형성되고, 상기 제4 P+ 확산 영역은 상기 제2 N+ 확산 영역 및 상기 제4 P+ 확산 영역 사이에 형성되는 ESD 보호 소자
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| 4 |
4
제3 항에 있어서,상기 제3 웰은 상기 입출력 단자와 연결되도록 형성되는 제5 N+ 확산 영역, 제5 P+ 확산 영역, 및 제6 P+ 확산 영역을 포함하고,상기 제5 N+ 확산 영역은 상기 제5 P+ 확산 영역 및 상기 제6 P+ 확산 영역 사이에 형성되는 ESD 보호 소자
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5
제4 항에 있어서,상기 제3 P+ 확산 영역, 상기 제1 웰, 및 상기 제4 웰은 제1 트랜지스터를 형성하고,상기 제1 웰, 상기 제4 웰, 및 상기 제3 웰은 제2 트랜지스터를 형성하고,상기 제5 P+ 확산 영역, 상기 제3 웰, 및 상기 제4 웰은 제3 트랜지스터를 형성하고,상기 제6 P+ 확산 영역, 상기 제3 웰, 및 상기 제5 웰은 제4 트랜지스터를 형성하고,상기 제3 웰, 상기 제5 웰, 및 상기 제2 웰은 제5 트랜지스터를 형성하고,상기 제4 P+ 확산 영역, 상기 제2 웰, 및 상기 제5 웰은 제6 트랜지스터를 형성하고,상기 제1 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 및 상기 제6 트랜지스터는 PNP 바이폴라 트랜지스터이고,상기 제2 트랜지스터 및 상기 제5 트랜지스터는 NPN 바이폴라 트랜지스터인 ESD 보호 소자
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| 6 |
6
제5 항에 있어서,상기 제1 전압 단자의 전압 레벨이 상기 입출력 단자의 전압 레벨보다 제1 기준값 이상 높은 경우, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 턴-온 되고,상기 입출력 단자의 전압 레벨이 상기 제1 전압 단자의 전압 레벨보다 제2 기준값 이상 높은 경우, 상기 제2 트랜지스터 및 상기 제3 트랜지스터는 턴-온 되고,상기 입출력 단자의 전압 레벨이 상기 제2 전압 단자의 전압 레벨보다 제3 기준값 이상 높은 경우, 상기 제4 트랜지스터 및 상기 제5 트랜지스터는 턴-온 되고,상기 제2 전압 단자의 전압 레벨이 상기 입출력 단자의 전압 레벨보다 제4 기준값 이상 높은 경우, 상기 제2 트랜지스터 및 상기 제3 트랜지스터는 턴-온 되는 ESD 보호 소자
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7
제6 항에 있어서,상기 제1 기준값 및 상기 제4 기준값은 동일하고, 상기 제2 기준값 및 상기 제3 기준값은 동일한 ESD 보호 소자
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8
제1 항에 있어서,상기 제1 웰 및 상기 제4 웰의 접합 영역에 형성되는 제1 확산 영역; 및상기 제2 웰 및 상기 제5 웰의 접합 영역에 형성되는 제2 확산 영역을 더 포함하는 ESD 보호 소자
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9
제8 항에 있어서,상기 제3 웰 및 상기 제4 웰의 접합 영역에 형성되는 제3 확산 영역; 및상기 제3 웰 및 상기 제5 웰의 접합 영역에 형성되는 제4 확산 영역을 더 포함하는 ESD 보호 소자
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10
전원 전압을 수신하는 제1 전압 단자;입력 전압을 수신하는 입출력 단자;접지되는 제2 전압 단자; 및상기 제1 전압 단자, 상기 입출력 단자, 및 상기 제2 전압 단자로부터 ESD 펄스를 수신하는 경우 방전 경로를 형성하는 ESD 보호 소자를 포함하고,상기 ESD 보호 소자는,상기 제1 전압 단자의 전압 레벨이 상기 입출력 단자의 전압 레벨보다 제1 기준값 이상 높은 경우 상기 제1 전압 단자로부터 상기 입출력 단자로 제1 방전 경로를 형성하고,상기 입출력 단자의 전압 레벨이 상기 제1 전압 단자의 전압 레벨보다 제2 기준값 이상 높은 경우 상기 입출력 단자로부터 상기 제1 전압 단자로 제2 방전 경로를 형성하고,상기 입출력 단자의 전압 레벨이 상기 제2 전압 단자의 전압 레벨보다 제3 기준값 이상 높은 경우 상기 입출력 단자로부터 상기 제2 전압 단자로 제3 방전 경로를 형성하고,상기 제2 전압 단자의 전압 레벨이 상기 입출력 단자의 전압 레벨보다 제4 기준값 이상 높은 경우 상기 제2 전압 단자로부터 상기 입출력 단자로 제4 방전 경로를 형성하는 전자 디바이스
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11
제10 항에 있어서,상기 ESD 보호 소자는,일단이 상기 제1 전압 단자와 연결되는 제1 트랜지스터;일단이 상기 제1 전압 단자에 연결되고, 타단이 상기 입출력 단자와 연결되는 제2 트랜지스터;일단이 상기 입출력 단자와 연결되는 제3 트랜지스터;일단이 상기 입출력 단자와 연결되는 제4 트랜지스터;일단이 상기 입출력 단자에 연결되고, 타단이 상기 제2 전압 단자와 연결되는 제5 트랜지스터; 및일단이 상기 제2 전압 단자와 연결되는 제6 트랜지스터를 포함하고,상기 제2 트랜지스터의 제어 단자는 상기 제1 트랜지스터의 타단 및 상기 제3 트랜지스터의 타단에 연결되고,상기 제5 트랜지스터의 제어 단자는 상기 제4 트랜지스터의 타단 및 상기 제6 트랜지스터의 타단에 연결되는 전자 디바이스
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12
제11 항에 있어서,상기 ESD 보호 소자는,상기 제1 트랜지스터의 제어 단자 및 상기 제1 전압 단자 사이에 연결되는 제1 저항;상기 제3 트랜지스터의 제어 단자 및 상기 입출력 단자 사이에 연결되는 제2 저항;상기 제4 트랜지스터의 제어 단자 및 상기 입출력 단자 사이에 연결되는 제3 저항; 및상기 제6 트랜지스터의 제어 단자 및 상기 제2 전압 단자 사이에 연결되는 제4 저항을 더 포함하는 전자 디바이스
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13
제11 항에 있어서,상기 제1 방전 경로는 상기 제1 및 제2 트랜지스터가 턴-온 되어 형성되고,상기 제2 방전 경로는 상기 제2 및 제3 트랜지스터가 턴-온 되어 형성되고,상기 제3 방전 경로는 상기 제4 및 제5 트랜지스터가 턴-온 되어 형성되고,상기 제4 방전 경로는 상기 제5 및 제6 트랜지스터가 턴-온 되어 형성되는 전자 디바이스
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14
제10 항에 있어서,상기 ESD 보호 소자는,상기 제1 전압 단자에 연결되는 제1 웰;상기 제2 전압 단자에 연결되는 제2 웰;상기 입출력 단자에 연결되는 제3 웰;상기 제1 웰 및 상기 제3 웰 사이에 배치되는 제4 웰; 및상기 제2 웰 및 상기 제3 웰 사이에 배치되는 제5 웰을 포함하고,상기 제1 웰은 상기 제1 전압 단자와 이격되어 형성되는 제1 N+ 확산 영역을 포함하고,상기 제2 웰은 상기 제2 전압 단자와 이격되어 형성되는 제2 N+ 확산 영역을 포함하고,상기 제4 웰은 제1 P+ 확산 영역을 포함하고,상기 제5 웰은 제2 P+ 확산 영역을 포함하는 전자 디바이스
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15
제10 항에 있어서,상기 입출력 단자로부터 입력 전압을 수신하여 출력 전압을 생성하는 인버터부를 더 포함하고,상기 인버터부는,상기 입력 전압이 로우 레벨인 경우, 상기 전원 전압을 출력하는 PMOS; 및상기 입력 전압이 하이 레벨인 경우, 접지 전압을 출력하는 NMOS를 포함하는 전자 디바이스
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