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스파이스 넷리스트를 에프피지에이 합성이 가능한 베릴로그 코드로 변환하는 방법 및 시스템(Method and Apparatus for Convert SPICE Netlist to FPGA Synthesizable Verilog Code)

  • 기술번호 : KST2018004081
  • 담당센터 : 인천기술혁신센터
  • 전화번호 : 032-420-3580
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 SPICE netlist를 FPGA 합성이 가능한 Verilog 코드로 변환하는 방법 및 시스템이 제시된다. 본 발명에서 제안하는 SPICE netlist를 FPGA 합성이 가능한 Verilog 코드로 변환하는 방법은 입력 받은 SPICE netlist의 문법 코드를 트랜지스터 레벨 Verilog의 문법 코드로 변환하고, 그래픽 사용자 인터페이스를 사용하여 입력 및 출력으로 사용할 와이어를 선택하는 1차 변환 단계, 입력 받은 상기 트렌지스터 레벨 Verilog의 문법 코드를 FPGA 합성 가능한 Verilog 문법 코드로 변환하는 2차 변환 단계를 포함할 수 있다.
Int. CL G06F 17/50 (2006.01.01)
CPC G06F 30/34(2013.01) G06F 30/34(2013.01)
출원번호/일자 1020150024343 (2015.02.17)
출원인 인하대학교 산학협력단, 에스케이하이닉스 주식회사
등록번호/일자 10-1629141-0000 (2016.06.02)
공개번호/일자
공고번호/일자 (20160610) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2015.02.17)
심사청구항수 6

출원인

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번호 이름 국적 주소
1 인하대학교 산학협력단 대한민국 인천광역시 미추홀구
2 에스케이하이닉스 주식회사 대한민국 경기도 이천시

발명자

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번호 이름 국적 주소
1 강진구 대한민국 서울특별시 서초구
2 박인항 대한민국 경기도 김포시

대리인

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번호 이름 국적 주소
1 양성보 대한민국 서울특별시 강남구 선릉로***길 ** (논현동) 삼성빌딩 *층(피앤티특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 인하대학교 산학협력단 대한민국 인천광역시 미추홀구
2 에스케이하이닉스 주식회사 대한민국 경기도 이천시
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2015.02.17 수리 (Accepted) 1-1-2015-0169381-53
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.04.27 수리 (Accepted) 4-1-2015-5055330-26
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.07.22 수리 (Accepted) 4-1-2015-5098802-16
4 선행기술조사의뢰서
Request for Prior Art Search		 2015.08.10 수리 (Accepted) 9-1-9999-9999999-89
5 선행기술조사보고서
Report of Prior Art Search		 2015.09.10 수리 (Accepted) 9-1-2015-0057679-68
6 의견제출통지서
Notification of reason for refusal		 2015.12.09 발송처리완료 (Completion of Transmission) 9-5-2015-0861010-20
7 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2016.02.11 수리 (Accepted) 1-1-2016-0132076-11
8 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2016.02.11 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2016-0132073-85
9 등록결정서
Decision to grant		 2016.06.01 발송처리완료 (Completion of Transmission) 9-5-2016-0399834-09
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2016.09.05 수리 (Accepted) 4-1-2016-5127132-49
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2018.03.02 수리 (Accepted) 4-1-2018-5036549-31
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2018.12.27 수리 (Accepted) 4-1-2018-5266647-91
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
Verilog 코드 변환 방법에 있어서, 입력 받은 SPICE netlist의 문법 코드를 트랜지스터 레벨 Verilog의 문법 코드로 변환하고, 그래픽 사용자 인터페이스를 사용하여 입력 및 출력으로 사용할 와이어를 선택하는 1차 변환 단계; 및 입력 받은 상기 트랜지스터 레벨 Verilog의 문법 코드를 FPGA 합성 가능한 Verilog 문법 코드로 변환하여 하드웨어 상에서 구현 가능하도록 하는 2차 변환 단계를 포함하고,상기 2차 변환 단계는, 목표 게이트 라이브러리를 이용하여 회로구조를 파악하고, 소자 간 연결정보의 출발소자를 입력파일에서 찾아 출발소자의 입출력 포트의 와이어 이름과 같은 와이어에 연결된 소자를 찾고, 상기 소자의 정보가 연결정보의 도착소자와 일치하는지 여부 및 전체 회로의 마지막 연결정보인지 여부를 확인하고, 상기 소자의 정보가 연결정보의 도착소자이고, 마지막 연결정보일 경우, 찾은 소자들을 주석 처리하여 삭제하고, 삭제한 구조와 같은 기능을 갖는 FPGA 합성 가능한 게이트를 삽입하여 대체하는 Verilog 코드 변환 방법
2 2
제1항에 있어서,상기 1차 변환 단계는, 타이틀카드, 소자카드, 제어카드,
3 3
삭제
4 4
제1항에 있어서, 상기 목표 게이트 라이브러리는 미리 작성된 복수의 예제들을 포함하고, 또는 사용자가 원하는 예제를 추가 및 변경 가능하고, 상기 미리 작성된 복수의 예제들은 변환 전 상기 트랜지스터 레벨 Verilog의 문법 코드 및 변환 후 원하는 FPGA 합성 가능한 Verilog 문법 코드가 차례로 적힌 것을 특징으로 하는 Verilog 코드 변환 방법
5 5
제1항에 있어서, 상기 2차 변환 단계 후, FPGA 합성 불가능한 소자가 남아있다면 예제를 더 추가하는 것을 특징으로 하는 Verilog 코드 변환 방법
6 6
제4항에 있어서, 상기 2차 변환 단계는, 상기 예제와 같은 회로구조를 입력 파일에서 모두 찾고 변환하는 것을 특징으로 하는 Verilog 코드 변환 방법
7 7
Verilog 코드 변환 시스템에 있어서, 입력 받은 SPICE netlist의 문법 코드를 트랜지스터 레벨 Verilog의 문법 코드로 변환하고, 입력 받은 상기 트랜지스터 레벨 Verilog의 문법 코드를 FPGA 합성 가능한 Verilog 문법 코드로 변환하여 하드웨어 상에서 구현 가능하도록 하는 변환부; 및그래픽 사용자 인터페이스를 사용하여 상기 변환된 코드의 입력 및 출력으로 사용할 와이어를 선택하는 선택부를 포함하고,상기 변환부는,목표 게이트 라이브러리를 이용하여 회로구조를 파악하고, 소자 간 연결정보의 출발소자를 입력파일에서 찾아 출발소자의 입출력 포트의 와이어 이름과 같은 와이어에 연결된 소자를 찾고, 상기 소자의 정보가 연결정보의 도착소자와 일치하는지 여부 및 전체 회로의 마지막 연결정보인지 여부를 확인하고, 상기 소자의 정보가 연결정보의 도착소자이고, 마지막 연결정보일 경우, 찾은 소자들을 주석 처리하여 삭제하고, 삭제한 구조와 같은 기능을 갖는 FPGA 합성 가능한 게이트를 삽입하여 대체하는 Verilog 코드 변환 시스템
8 8
삭제
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