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메모리 셀 어레이;제1 커맨드/어드레스 비트들을 수신하는 제1 세트의 입출력 단자들; 및데이터 비트들 및 제2 커맨드/어드레스 비트들을 수신하는 제2 세트의 입출력 단자들을 포함하는 메모리 장치;상기 제1 세트의 입출력 단자들에 상기 제1 커맨드/어드레스 비트들을 출력하는 커맨드/어드레스 버퍼링 장치; 및상기 제2 세트의 입출력 단자들에 상기 데이터 비트들 및 상기 제2 커맨드/어드레스 비트들을 출력하는 프로세싱 데이터 버퍼를 포함하고,상기 메모리 장치는, 상기 제1 커맨드/어드레스 비트들, 상기 제2 커맨드/어드레스 비트들 및 상기 데이터 비트들은 모두 상기 메모리 셀 어레이를 액세스하는 데에 이용되도록 구성되는 메모리 모듈
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제1 항에 있어서, 상기 메모리 장치는, 커맨드 디코더, 어드레스 레지스터, 및 데이터 입출력 버퍼를 구비하는 주변 회로를 포함하고,상기 제2 세트의 입출력 단자들에서 수신된 비트들을, 상기 커맨드 디코더 및 상기 어드레스 레지스터에 전송할지, 또는 상기 데이터 입출력 버퍼에 전송할지를 선택하는 선택 회로를 더 포함하는 메모리 모듈
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제1 항에 있어서,메모리 컨트롤러로부터 수신된 비트들을 상기 커맨드/어드레스 버퍼링 장치에 전송하도록 구성된 제1 버스; 및상기 메모리 컨트롤러로부터 수신된 비트들을 상기 프로세싱 데이터 버퍼에 전송하도록 구성된 제2 버스를 더 포함하는 메모리 모듈
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제3 항에 있어서, 상기 메모리 장치는,상기 제2 버스를 통하여 수신되는 비트들을 수신하고, 상기 수신된 비트들을 상기 메모리 셀 어레이의 주변 회로에 내부 데이터 경로를 통하여 전송할지 또는 내부 커맨드/어드레스 경로를 통하여 전송할지를 선택하는 선택 회로를 더 포함하는 메모리 모듈
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제1 항에 있어서, 상기 제2 세트의 입출력 단자들은 상기 메모리 장치의 일반 동작 모드 동안 상기 프로세싱 데이터 버퍼가 데이터 버퍼로서 동작하도록 데이터 단자들의 역할을 하고, 상기 메모리 장치의 프로세서 동작 모드 동안 상기 프로세싱 데이터 버퍼가 상기 메모리 장치에 저장된 데이터에 대한 산술 또는 논리 연산을 수행하도록 커맨드 및 어드레스 단자들의 역할을 하는 메모리 모듈
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제5 항에 있어서, 상기 메모리 장치는,상기 데이터 버퍼에 연결되고, 상기 일반 동작 모드 및 상기 프로세서 동작 모드 모두에서 데이터 단자들로서 역할을 하는 제3 세트의 입출력 단자들을 더 포함하는 메모리 모듈
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메모리 셀 어레이;제1 커맨드/어드레스 비트들을 수신하는 제1 세트의 입출력 단자들; 및데이터 비트들 및 제2 커맨드/어드레스 비트들을 수신하는 제2 세트의 입출력 단자들을 각각 포함하는 복수의 메모리 장치들;상기 제1 세트의 입출력 단자들에 상기 제1 커맨드/어드레스 비트들을 출력하는 커맨드/어드레스 버퍼링 장치; 및각각이, 상기 복수의 메모리 장치들 중 상응하는 메모리 장치의 데이터 버퍼로서 동작하는 것, 및 상기 상응하는 메모리 장치로부터 수신된 데이터에 대한 처리 동작들을 수행하는 프로세서로서 동작하는 것을 전환하는 복수의 프로세싱 데이터 버퍼들을 포함하는 메모리 모듈
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제7 항에 있어서, 상기 복수의 프로세싱 데이터 버퍼들 각각은 상기 메모리 모듈의 외부의 장치로부터 프로세서 모드 진입 커맨드를 수신한 후 상기 프로세서로서 동작하는 메모리 모듈
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제7 항에 있어서, 상기 처리 동작들은 산술 연산 및 논리 연산 중 적어도 하나를 포함하는 메모리 모듈
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제9 항에 있어서, 상기 처리 동작들은 그래픽 데이터 처리(graphic data processing), 인-메모리 데이터베이스 데이터 처리(in-memory database data processing) 또는 실시간 분석(real-time analysis)을 포함하는 메모리 모듈
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제7 항에 있어서,상기 커맨드/어드레스 버퍼링 장치와 상기 복수의 프로세싱 데이터 버퍼들 각각의 사이에 연결되고, 상기 커맨드/어드레스 버퍼링 장치와 상기 복수의 프로세싱 데이터 버퍼들 각각의 사이에서 커맨드 및 어드레스 정보를 전송하기 위한 버스를 더 포함하는 메모리 모듈
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제11 항에 있어서, 상기 버스는 상기 프로세싱 데이터 버퍼들 각각에 포함된 프로세서에 연결되는 메모리 모듈
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제7 항에 있어서,상기 메모리 모듈의 일 모서리에 위치하고, 상기 메모리 모듈을 외부 장치에 연결하기 위한 하나의 세트의 메모리 모듈 단자들을 더 포함하고,상기 복수의 프로세싱 데이터 버퍼들은 상기 하나의 세트의 메모리 모듈 단자들과 상기 복수의 메모리 장치들 사이에 위치하는 메모리 모듈
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제13 항에 있어서, 상기 커맨드/어드레스 버퍼링 장치는 상기 복수의 메모리 장치들 중 제1 서브세트의 메모리 장치들과 상기 복수의 메모리 장치들 중 제2 서브세트의 메모리 장치들 사이에 위치하는 메모리 모듈
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제14 항에 있어서, 상기 커맨드/어드레스 버퍼링 장치는 상기 커맨드/어드레스 버퍼링 장치의 양 옆에 동일한 수의 상기 메모리 장치들을 가지는 메모리 모듈
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제7 항에 있어서, 상기 프로세싱 데이터 버퍼들 각각은,커맨드 비트들을 송수신하는 제3 세트의 입출력 단자들;상기 복수의 메모리 장치들 중 상응하는 메모리 장치로부터 데이터 비트들을 수신하고, 상기 상응하는 메모리 장치에 데이터 비트들을 전송하는 제4 세트의 입출력 단자들; 및상기 메모리 모듈의 외부와 통신을 위한 상응하는 세트의 메모리 모듈 단자들에 데이터 비트들을 송수신하기 위한 제5 세트의 입출력 단자들을 포함하는 메모리 모듈
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메모리 모듈에 포함된 프로세싱 데이터 버퍼에 있어서,데이터 버퍼부;프로세서부;상기 데이터 버퍼부 및 상기 프로세서부에 연결되고, 상기 데이터 버퍼부 또는 상기 프로세서부를 선택하는 선택 회로;상기 선택 회로와 상기 데이터 버퍼부 사이에 연결된 복수의 제1 입출력 라인들;상기 선택 회로와 상기 프로세서부 사이에 연결된 복수의 제2 입출력 라인들;상기 데이터 버퍼부에 연결되고, 상기 프로세싱 데이터 버퍼의 외부와 통신을 위한 제1 세트의 입출력 단자들; 및상기 선택 회로에 연결되고, 상기 프로세싱 데이터 버퍼의 외부와 통신을 위한 제2 세트의 입출력 단자들을 포함하는 프로세싱 데이터 버퍼
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제17 항에 있어서,상기 제1 세트의 입출력 단자들은 데이터 비트들을 전송하고,상기 제2 세트의 입출력 단자들은 데이터 비트들을 전송하는 프로세싱 데이터 버퍼
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제18 항에 있어서,상기 복수의 제1 입출력 라인들은 데이터 비트들을 전송하고,상기 복수의 제2 입출력 라인들은 데이터 비트들 및 커맨드/어드레스 비트들을 전송하는 프로세싱 데이터 버퍼
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제19 항에 있어서,상기 제2 세트의 입출력 단자들은 커맨드/어드레스 비트들을 더욱 전송하는 프로세싱 데이터 버퍼
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