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1
그 상면으로부터 중심 방향으로 들어가는 리세스 영역을 갖는 제 1 기판;상기 제 1 기판의 상기 리세스 영역 내에 배치되는 하부 반도체 칩;상기 하부 반도체 칩 상에 배치되는 상부 반도체 칩; 및상기 하부 반도체 칩과 상기 상부 반도체 칩 사이에 배치되고, 상기 제 1 기판의 상기 상면 상으로 연장되는 도전판을 포함하되,상기 하부 반도체 칩의 활성면 및 상기 상부 반도체 칩의 활성면은 상호 마주하는 반도체 패키지
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2
제 1 항에 있어서,상기 하부 반도체 칩은 그의 상면 상에 배치되는 제 1 하부 칩 패드 및 제 2 하부 칩 패드를 갖고,상기 상부 반도체 칩은 그의 하면 상에 배치되는 제 1 상부 칩 패드 및 제 2 상부 칩 패드를 갖는 반도체 패키지
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3
제 2 항에 있어서,상기 도전판은 제 1 도전판 및 제 2 도전판을 포함하되,상기 제 1 도전판은 상기 제 1 하부 칩 패드 및 상기 제 1 상부 칩 패드와 연결되고,상기 제 2 도전판은 상기 제 2 하부 칩 패드 및 상기 제 2 하부 칩 패드와 연결되는 반도체 패키지
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4
제 1 항에 있어서,상기 도전판은 상기 제 1 기판의 상기 상면과 평행한 평판 형상을 갖는 반도체 패키지
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5
제 1 항에 있어서,상기 제 1 기판은 상기 제 1 기판의 상기 상면 상에 형성되는 제 1 회로 패턴을 갖고,상기 도전판은 상기 제 1 기판의 상기 제 1 회로 패턴에 접속되는 반도체 패키지
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6
제 5 항에 있어서,상기 제 1 기판 및 상기 하부 반도체 칩의 아래에 배치되는 제 2 기판을 더 포함하되,상기 제 2 기판은 그의 하면에 형성되고, 상기 제 1 회로 패턴과 전기적으로 연결되는 제 2 회로 패턴을 포함하는 반도체 패키지
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7
제 6 항에 있어서,상기 제 1 기판 및 상기 제 2 기판을 관통하고, 상기 제 1 회로 패턴 및 상기 제 2 회로 패턴에 접속되는 관통 비아를 더 포함하는 반도체 패키지
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8
제 5 항에 있어서,상기 제 1 기판 상에 배치되어, 상기 제 1 회로 패턴과 전기적으로 연결되는 리드 프레임을 더 포함하되,상기 리드 프레임은 상기 제 1 기판의 외측으로 연장되는 반도체 패키지
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9
제 1 항에 있어서,상기 리세스 영역은 상기 제 1 기판의 상기 상면 및 상기 제 1 기판의 하면을 연결하는 오픈 홀(open hole) 형태를 갖되,상기 제 1 기판의 상기 하면은 상기 하부 반도체 칩의 하면과 공면(coplanar)을 이루는 반도체 패키지
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10
제 1 항에 있어서,상기 제 1 기판의 상기 상면은 상기 제 1 반도체 칩의 상면과 서로 다른 레벨에 배치되는 반도체 패키지
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11
제 1 항에 있어서,상기 하부 반도체 칩 및 상기 상부 반도체 칩은 전력 반도체 소자를 포함하는 반도체 패키지
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12
제 1 항에 있어서,상기 제 1 기판 및 상기 상부 반도체 칩을 덮는 몰딩막을 더 포함하는 반도체 패키지
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13
제 1 항에 있어서,상기 하부 반도체 칩의 하면 및 상기 상부 반도체 칩의 상면 중 적어도 하나 상에 배치되는 발열막을 더 포함하는 반도체 패키지
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14
제 1 반도체 칩 및 제 2 반도체 칩;상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이에 배치되는 도전판; 및상기 제 1 반도체 칩 및 상기 제 2 반도체 칩의 외측면을 둘러싸는 반도체 기판을 포함하되,상기 제 1 반도체 칩은 상기 제 2 반도체 칩을 향하는 일면 상에 제 1 칩 패드를 갖고,상기 제 2 반도체 칩은 상기 제 1 반도체 칩을 향하는 일면 상에 제 2 칩 패드를 갖고,상기 도전판은 상기 제 1 칩 패드 및 상기 제 2 칩 패드와 접하고,상기 도전판은 상기 제 1 반도체 칩과 상기 제 2 반도체 칩의 외측으로 연장되되, 상기 반도체 기판과 전기적으로 연결되는 반도체 패키지
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15
제 14 항에 있어서,상기 도전판은 상기 반도체 기판의 상면 상으로 신장되어, 상기 반도체 기판의 회로 패턴에 접속되는 반도체 패키지
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16
제 14 항에 있어서,상기 도전판은 복수로 제공되되,상기 복수로 제공되는 도전판들 각각은 복수로 제공되는 상기 제 1 칩 패드 및 상기 제 2 칩 패드에 각각 대응되어 연결되는 반도체 패키지
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