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2단자 수직형 1T-디램 및 그 제조 방법

  • 기술번호 : KST2019009574
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 2단자 수직형 1T-디램 및 그 제조 방법을 개시한다. 본 발명의 일 실시예에 따르면, 음극(cathode)층; 상기 음극층 상에 형성되고, 적어도 2개 이상의 베이스층을 포함하는 베이스 영역; 및 상기 베이스 영역 상에 형성되는 양극(anode)층을 포함하고, 상기 음극층 및 상기 양극층 사이에 적어도 3개 이상의 접합(junction)을 포함한다.
Int. CL H01L 27/108 (2006.01.01)
CPC H01L 27/10841(2013.01) H01L 27/10841(2013.01)
출원번호/일자 1020170168141 (2017.12.08)
출원인 한양대학교 산학협력단
등록번호/일자
공개번호/일자 10-2019-0068093 (2019.06.18) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 공개
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 N
심사청구항수 4

출원인

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번호 이름 국적 주소
1 한양대학교 산학협력단 대한민국 서울특별시 성동구

발명자

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번호 이름 국적 주소
1 박재근 서울특별시 성동구
2 송승현 서울특별시 성동구
3 심태헌 서울특별시 성동구
4 유상동 서울특별시 성동구
5 김민원 서울특별시 성동구

대리인

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번호 이름 국적 주소
1 김연권 대한민국 서울특별시 송파구 법원로 ***, ****/****호(문정동, 문정대명벨리온)(시안특허법률사무소)

최종권리자

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번호 이름 국적 주소
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2017.12.08 수리 (Accepted) 1-1-2017-1224519-95
2 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.08.05 수리 (Accepted) 4-1-2019-5155816-75
3 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.08.06 수리 (Accepted) 4-1-2019-5156285-09
4 [심사청구]심사청구서·우선심사신청서
2020.12.08 접수중 (On receiving) 1-1-2020-1326315-30
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번호 청구항
1 1
음극(cathode)층;상기 음극층 상에 형성되고, 적어도 2개 이상의 베이스층을 포함하는 베이스 영역; 및상기 베이스 영역 상에 형성되는 양극(anode)층을 포함하고,상기 음극층 및 상기 양극층 사이에 적어도 3개 이상의 접합(junction)을 포함하는 것을 특징으로 하는 2단자 수직형 1T-디램
2 2
제1항에 있어서,상기 음극층은 제1 타입의 반도체를 포함하고, 상기 양극층은 상기 제2 타입의 반도체를 포함하며,상기 베이스 영역은 상기 음극층 상에 형성되고, 제2 타입의 반도체를 포함하는 제1 베이스층 및 상기 제1 베이스층 상에 형성되고, 제1 타입의 반도체를 포함하는 제2 베이스층을 구비하는 것을 특징으로 하는 2단자 수직형 1T-디램
3 3
제1항에 있어서,상기 음극층은 제1 타입의 반도체를 포함하고, 상기 양극층은 상기 제1 타입의 반도체를 포함하며,상기 베이스 영역은 상기 음극층 상에 형성되고, 제2 타입의 반도체를 포함하는 제1 베이스층, 상기 제1 베이스층 상에 형성되고, 제1 타입의 반도체를 포함하는 제2 베이스층 및 상기 제2 베이스층 상에 형성되고, 제2 타입의 반도체를 포함하는 제3 베이스층을 구비하는 베이스 영역을 구비하는 것을 특징으로 하는 2단자 수직형 1T-디램
4 4
제1항에 있어서,상기 음극층은 제1 타입의 반도체를 포함하고, 상기 양극층은 상기 제2 타입의 반도체를 포함하며,상기 베이스 영역은 상기 음극층 상에 형성되고, 제2 타입의 반도체를 포함하는 제1 베이스층, 상기 제1 베이스층 상에 형성되고, 제1 타입의 반도체를 포함하는 제2 베이스층, 상기 제2 베이스층 상에 형성되고, 제2 타입의 반도체를 포함하는 제3 베이스층 및 상기 제3 베이스층 상에 형성되고 제1 타입의 반도체를 포함하는 제4 베이스층을 구비하는 것을 특징으로 하는 2단자 수직형 1T-디램
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순번 패밀리번호 국가코드 국가명 종류
1 WO2019112371 WO 세계지적재산권기구(WIPO) FAMILY

DOCDB 패밀리 정보

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순번 패밀리번호 국가코드 국가명 종류
1 WO2019112371 WO 세계지적재산권기구(WIPO) DOCDBFAMILY
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순번 연구부처 주관기관 연구사업 연구과제
1 산업통상자원부 한국산업기술평가관리원 산업기술혁신사업 / 산업핵심기술개발사업 / 전자정보디바이스산업원천기술개발사업(RCMS) 2단자 수직형 사이리스터 기반 1T-DRAM 원천 기술 개발