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제1라인과 제2라인의 전압 차이를 증폭하기 위한 제1인버터와 제2인버터를 포함하는 증폭기 회로;제2레플리카 라인에 입력단과 출력단이 연결되고 상기 제1인버터를 모사한 제1레플리카 인버터와 제1레플리카 라인에 입력단과 출력단이 연결되고 상기 제2인버터를 모사한 제2레플리카 인버터를 포함하는 레플리카 증폭기 회로; 및상기 제1레플리카 라인의 전압과 상기 제2레플리카 라인의 전압의 평균 레벨과 목표 전압의 레벨을 비교해 상기 레플리카 증폭기 회로로 소싱되는 전류량과 상기 레플리카 증폭기 회로로부터 싱킹되는 전류량을 제어하는 전류 제어 회로를 포함하는 집적 회로
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제 1항에 있어서,상기 증폭기 회로로 소싱되는 전류량은 상기 레플리카 증폭기 회로로 소싱되는 전류량과 동일하게 제어되고, 상기 증폭기 회로로부터 싱킹되는 전류량은 상기 레플리카 증폭기 회로로부터 소싱되는 전류량과 동일하게 제어되는집적 회로
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제 2항에 있어서,상기 증폭기 회로의 오프셋 캔슬 동작시에, 상기 제1인버터는 상기 제2라인에 입력단과 출력단이 연결되고 상기 제2인버터는 상기 제1라인에 입력단과 출력단이 연결되고,상기 증폭기 회로의 증폭 동작시에, 상기 제1인버터와 상기 제2인버터는 상기 제1라인과 상기 제2라인 사이에서 크로스 커플드 형태로 연결되는집적 회로
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제 2항에 있어서,상기 전류 제어 회로는상기 평균 레벨이 상기 목표 전압의 레벨보다 낮은 경우에 상기 레플리카 증폭기 회로로 소싱되는 전류량을 늘리고 상기 레플리카 증폭기 회로로부터 싱킹되는 전류량을 줄이고,상기 평균 레벨이 상기 목표 전압의 레벨보다 높은 경우에 상기 레플리카 증폭기 회로로 소싱되는 전류량을 줄이고, 상기 레플리카 증폭기 회로로부터 싱킹되는 전류량을 늘리는집적 회로
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제 2항에 있어서,상기 전류 제어 회로는 상기 레플리카 증폭기 회로로 소싱되는 전류량과 상기 레플리카 증폭기 회로로부터 싱킹되는 전류량을 제어하기 위한 제1바이어스 전압을 생성하고,상기 제1바이어스 전압의 레벨은 상기 평균 레벨과 상기 목표 전압의 레벨의 비교 결과에 따라 조절되는집적 회로
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6
제 5항에 있어서,상기 제1바이어스 전압에 응답해 상기 레플리카 증폭기 회로로부터 전류를 싱킹하는 레플리카 싱킹부;상기 제1바이어스 전압의 레벨이 높아지면 낮아지고 상기 제1바이어스 전압의 레벨이 낮아지면 높아지는 제2바이어스 전압을 생성하는 제2바이어스 전압 생성부; 및상기 제2바이어스 전압에 응답해 상기 레플리카 증폭기 회로로 전류를 소싱하는 레플리카 소싱부를 더 포함하는 집적 회로
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7
제 6항에 있어서,상기 제1바이어스 전압을 이용해 상기 증폭기 회로로부터 싱킹되는 전류량을 제어하는 싱킹부; 및상기 제2바이어스 전압을 이용해 상기 증폭기 회로로 소싱되는 전류량을 제어하는 소싱부를 더 포함하는 집적 회로
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8
제 7항에 있어서,상기 전류 제어 회로에서 생성된 상기 제1바이어스 전압을 상기 싱킹부로 전달하기 위한 제1전압 폴로어; 및상기 제2바이어스 전압 생성부에서 생성된 상기 제2바이어스 전압을 상기 소싱부로 전달하기 위한 제2전압 폴로어를 더 포함하는 집적 회로
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제 2항에 있어서,상기 제1인버터의 입력단은 상기 제2라인에 연결되고 상기 제2인버터의 입력단은 상기 제1라인에 연결되고,상기 증폭기 회로는제1페이즈에서 상기 제1인버터의 입력단과 상기 제1인버터의 출력단을 전기적으로 연결시키기 위한 제1스위치;상기 제1페이즈에서 상기 제2인버터의 입력단과 상기 제2인버터의 출력단을 전기적으로 연결시키기 위한 제2스위치;제2페이즈에서 상기 제1인버터의 출력단과 상기 제1라인을 전기적으로 연결시키기 위한 제3스위치; 및상기 제2페이즈에서 상기 제2인버터의 출력단과 상기 제2라인을 전기적으로 연결시키기 위한 제4스위치를 더 포함하고,상기 제1페이즈에서는 상기 제1인버터와 상기 제2인버터의 오프셋을 캔슬하기 위한 동작이 수행되고, 상기 제2페이즈에서는 상기 제1라인과 상기 제2라인의 전압 차이를 증폭하기 위한 증폭 동작이 수행되는집적 회로
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제 9항에 있어서,상기 제1레플리카 인버터의 입력단은 상기 제2레플리카 라인에 연결되고 상기 제2레플리카 인버터의 입력단은 상기 제1레플리카 라인에 연결되고,상기 레플리카 증폭기 회로는상기 제1레플리카 인버터의 입력단과 상기 제1레플리카 인버터의 출력단을 전기적으로 연결시키기 위한 제1레플리카 스위치;상기 제2레플리카 인버터의 입력단과 상기 제2레플리카 인버터의 출력단을 전기적으로 연결시키기 위한 제2레플리카 스위치;상기 제1레플리카 인버터의 출력단과 상기 제1레플리카 라인을 전기적으로 연결시키기 위한 제3레플리카 스위치; 및상기 제2레플리카 인버터의 출력단과 상기 제2레플리카 라인을 전기적으로 연결시키기 위한 제4레플리카 스위치를 더 포함하고,상기 제1레플리카 스위치와 상기 제2레플리카 스위치는 턴온 상태, 상기 제3레플리카 스위치와 상기 제4레플리카 스위치는 오프 상태로 제어되는집적 회로
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11
제 5항에 있어서,상기 전류 제어 회로는풀업 바이어스 전압에 응답해 풀업 노드로 전류를 공급하기 위한 제1PMOS 트랜지스터;일단이 상기 풀업 노드에 연결된 제1저항;상기 목표 전압에 응답해 상기 제1저항의 타단과 제1풀다운 노드를 전기적으로 연결하기 위한 제2PMOS 트랜지스터;일단이 상기 풀업 노드에 연결된 제2저항;상기 제1레플리카 라인의 전압에 응답해 상기 제2저항의 타단과 제2풀다운 노드를 전기적으로 연결하기 위한 제3PMOS 트랜지스터;일단이 상기 풀업 노드에 연결된 제3저항;상기 제2레플리카 라인의 전압에 응답해 상기 제3저항의 타단과 상기 제2풀다운 노드를 전기적으로 연결하기 위한 제4PMOS 트랜지스터;풀다운 바이어스 전압에 응답해 상기 제1풀다운 노드로부터 전류를 싱킹하는 제1NMOS 트랜지스터;상기 풀다운 바이어스 전압에 응답해 상기 제2풀다운 노드로부터 전류를 싱킹하는 제2NMOS 트랜지스터; 및상기 제1풀다운 노드와 상기 제2풀다운 노드를 입력으로 하고 상기 제1바이어스 전압을 출력하는 연산 증폭기를 포함하는집적 회로
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제 2항에 있어서,상기 집적 회로는 메모리 장치이고,상기 제1라인과 상기 제2라인은 정비트 라인과 부비트 라인이고,상기 증폭기 회로는 비트라인 센스앰프인집적 회로
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13
제 2항에 있어서,상기 전류 제어 회로는 상기 레플리카 증폭기 회로부터 싱킹되는 전류량을 조절하기 위한 제1코드와 상기 레플리카 증폭기 회로로 소싱되는 전류량을 조절하기 위한 제2코드를 생성하고,상기 제1코드와 상기 제2코드는 상기 평균 레벨과 상기 목표 전압의 레벨의 비교 결과에 따라 조절되는집적 회로
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제 13항에 있어서,상기 제1코드에 응답해 상기 레플리카 증폭기 회로로부터 전류를 싱킹하는 레플리카 싱킹부;상기 제2코드에 응답해 상기 레플리카 증폭기 회로로 전류를 소싱하는 레플리카 소싱부;상기 제1코드에 응답해 상기 증폭기 회로로부터 싱킹되는 전류량을 제어하는 싱킹부; 및상기 제2코드에 응답해 상기 증폭기 회로로 소싱되는 전류량을 제어하는 소싱부를 더 포함하는 집적 회로
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제 13항에 있어서,상기 전류 제어 회로는풀업 바이어스 전압에 응답해 풀업 노드로 전류를 공급하기 위한 제1PMOS 트랜지스터;일단이 상기 풀업 노드에 연결된 제1저항;상기 목표 전압에 응답해 상기 제1저항의 타단과 제1풀다운 노드를 전기적으로 연결하기 위한 제2PMOS 트랜지스터;일단이 상기 풀업 노드에 연결된 제2저항;상기 제1레플리카 라인의 전압에 응답해 상기 제2저항의 타단과 제2풀다운 노드를 전기적으로 연결하기 위한 제3PMOS 트랜지스터;일단이 상기 풀업 노드에 연결된 제3저항;상기 제2레플리카 라인의 전압에 응답해 상기 제3저항의 타단과 상기 제2풀다운 노드를 전기적으로 연결하기 위한 제4PMOS 트랜지스터;풀다운 바이어스 전압에 응답해 상기 제1풀다운 노드로부터 전류를 싱킹하는 제1NMOS 트랜지스터;상기 풀다운 바이어스 전압에 응답해 상기 제2풀다운 노드로부터 전류를 싱킹하는 제2NMOS 트랜지스터;상기 제1풀다운 노드와 상기 제2풀다운 노드를 입력으로 하고 제1바이어스 전압을 출력하는 연산 증폭기; 및상기 제1바이어스 전압에 응답해 상기 제1코드와 상기 제2코드를 생성하는 아날로그-디지털 변환기를 포함하는집적 회로
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제1라인의 전압 레벨에 응답해 제1출력 노드를 풀다운 구동하는 제1NMOS 트랜지스터, 제2라인의 전압 레벨에 응답해 제2출력 노드를 풀다운 구동하는 제2NMOS 트랜지스터, 상기 제2출력 노드의 전압 레벨에 응답해 상기 제1출력 노드를 풀업 구동하는 제1PMOS 트랜지스터 및 상기 제1출력 노드의 전압 레벨에 응답해 상기 제2출력 노드를 풀업 구동하는 제2PMOS 트랜지스터를 포함하고, 증폭 동작시에는 상기 제1출력 노드와 상기 제2라인이 전기적으로 연결되고 상기 제2출력 노드와 상기 제1라인이 전기적으로 연결되고, 오프셋 캔슬 동작시에는 상기 제1출력 노드와 상기 제1라인이 전기적으로 연결되고 상기 제2출력 노드와 상기 제2라인이 전기적으로 연결되는 증폭기 회로;제1레플리카 라인의 전압 레벨에 응답해 제1레플리카 출력 노드를 풀다운 구동하는 제1레플리카 NMOS 트랜지스터, 제2레플리카 라인의 전압 레벨에 응답해 제2레플리카 출력 노드를 풀다운 구동하는 제2레플리카 NMOS 트랜지스터, 상기 제2레플리카 출력 노드의 전압 레벨에 응답해 상기 제1레플리카 출력 노드를 풀업 구동하는 제1레플리카 PMOS 트랜지스터 및 상기 제1레플리카 출력 노드의 전압 레벨에 응답해 상기 제2레플리카 출력 노드를 풀업 구동하는 제2레플리카 PMOS 트랜지스터를 포함하고, 상기 제1레플리카 출력 노드와 상기 제1레플리카 라인이 전기적으로 연결되고 상기 제2레플리카 출력 노드와 상기 제2레플리카 라인이 전기적으로 연결되는 레플리카 증폭기 회로; 및상기 제1레플리카 라인의 전압과 상기 제2레플리카 라인의 전압의 평균 레벨과 목표 전압의 레벨을 비교해 상기 레플리카 증폭기 회로로 소싱되는 전류량과 상기 레플리카 증폭기 회로로부터 싱킹되는 전류량을 제어하는 전류 제어 회로를 포함하는 집적 회로
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제 16항에 있어서,상기 증폭기 회로로 소싱되는 전류량은 상기 레플리카 증폭기 회로로 소싱되는 전류량과 동일하게 제어되고, 상기 증폭기 회로로부터 싱킹되는 전류량은 상기 레플리카 증폭기 회로로부터 소싱되는 전류량과 동일하게 제어되는집적 회로
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제 17항에 있어서,상기 전류 제어 회로는상기 평균 레벨이 상기 목표 전압의 레벨보다 낮은 경우에 상기 레플리카 증폭기 회로로 소싱되는 전류량을 늘리고 상기 레플리카 증폭기 회로로부터 싱킹되는 전류량을 줄이고,상기 평균 레벨이 상기 목표 전압의 레벨보다 높은 경우에 상기 레플리카 증폭기 회로로 소싱되는 전류량을 줄이고, 상기 레플리카 증폭기 회로로부터 싱킹되는 전류량을 늘리는집적 회로
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제 17항에 있어서,상기 집적 회로는 메모리 장치이고,상기 제1라인과 상기 제2라인은 정비트 라인과 부비트 라인이고,상기 증폭기 회로는 비트라인 센스앰프인집적 회로
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