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하나 또는 둘 이상의 메모리 어레이를 포함하는 셀 회로 및 상기 셀 회로를 제어하는 제어 회로를 포함하되, 상기 메모리 어레이는제 1 서브 어레이와 제 2 서브 어레이를 포함하는 복수의 서브 어레이; 및복사 신호에 따라 상기 제 1 서브 어레이와 상기 제 2 서브 어레이의 대응하는 다수의 비트라인을 서로 연결하는 어레이 연결 회로;를 포함하는 반도체 장치
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청구항 1에 있어서, 상기 복수의 서브 어레이는 각각다수의 비트라인과 다수의 워드라인 사이에 연결되는 다수의 메모리 셀을 포함하는 셀 어레이; 및다수의 비트라인에 연결되는 다수의 센스 앰프를 포함하는 반도체 장치
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청구항 2에 있어서, 상기 제 1 서브 어레이에 포함된 제 1 메모리 셀의 데이터에 대해서 NOT 연산을 수행하는 경우, 상기 어레이 연결 회로는 제 1 센스 앰프를 이용하여 상기 제 1 메모리 셀의 데이터를 읽은 후 상기 제 1 메모리 셀에 연결된 제 1 비트라인을 상기 제 2 서브 어레이의 대응하는 제 2 비트라인에 연결하는 반도체 장치
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청구항 3에 있어서, 상기 제 2 비트라인에 연결된 제 2 센스 앰프는 등화 동작 후 비활성화되고, 이후 상기 제 1 센스 앰프는 프리차지 동작을 수행하는 반도체 장치
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청구항 4에 있어서, 상기 제 1 센스 앰프는 프리차지 동작 후 턴오프되고 이후 상기 제 2 센스 앰프가 활성화된 상태에서 상기 제 1 메모리 셀에 대해서 쓰기 동작을 수행하는 반도체 장치
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6
청구항 2에 있어서, 상기 복수의 서브 어레이 중 적어도 하나는 부분합 생성 신호에 따라 다수의 비트라인을 공통 연결 라인에 연결하는 다수의 스위치를 포함하는 부분합 생성 회로를 더 포함하는 반도체 장치
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7
청구항 6에 있어서, 상기 다수의 스위치는 다수의 비트라인에 연결된 다수의 메모리 셀에 대해서 읽기 동작을 수행한 후 턴온되고 다수의 비트라인의 전압은 전분배에 대응하는 부분합 전압으로 설정되는 반도체 장치
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8
청구항 6에 있어서, 상기 제어 회로는 상기 부분합 전압에 대응하는 대표값을 저장하는 부분합 저장 회로를 포함하는 반도체 장치
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청구항 8에 있어서, 상기 제어 회로는쓰기 버퍼에 저장된 데이터를 행 데이터로 제공하는 맵핑 회로;상기 쓰기 버퍼 또는 상기 맵핑 회로의 데이터를 데이터 버스에 제공하는 경로 설정 회로; 및연산 동작 시 상기 맵핑 회로, 및 상기 경로 설정 회로를 제어하는 연산 제어 회로를 더 포함하는 반도체 장치
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청구항 9에 있어서, 상기 제어 회로는명령, 주소, 데이터를 수신하는 인터페이스 회로;상기 인터페이스 회로에 연결되어 상기 명령 및 상기 주소를 디코딩하는 명령 주소 디코더; 및 상기 인터페이스 회로에 읽기 데이터를 제공하는 읽기 버퍼;를 더 포함하되, 상기 쓰기 버퍼는 상기 인터페이스 회로에서 제공받는 쓰기 데이터를 저장하고, 상기 데이터 버스는 내부에서 데이터를 전달하는 반도체 장치
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11
제 1 서브 어레이의 제 1 메모리 셀에서 데이터를 읽는 단계;상기 제 1 메모리 셀에 연결된 제 1 비트라인과 제 2 서브 어레이의 제 2 비트라인을 연결하는 단계;상기 제 2 비트라인에 연결된 제 2 센스앰프에서 등화 동작을 수행하는 단계;상기 제 2 센스 앰프를 턴오프하고 상기 제 1 센스 앰프에서 프리차지 동작을 수행하는 단계; 및상기 제 1 센스 앰프를 턴오프하고 상기 제 2 센스 앰프를 턴온한 상태에서 상기 제 1 메모리 셀에 쓰기 동작을 수행하는 단계를 포함하는 반도체 장치의 동작 방법
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제 1 서브 어레이에 포함된 다수의 제 1 메모리 셀에 대해서 읽기 동작을 수행하는 단계;상기 다수의 제 1 메모리 셀에 연결된 다수의 제 1 비트라인을 공통으로 연결하는 단계; 및상기 다수의 제 1 비트라인에 연결된 다수의 제 1 센스 앰프를 활성화하여 상기 다수의 제 1 비트라인의 전압을 증폭하는 단계를 포함하는 반도체 장치의 동작 방법
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청구항 12에 있어서, 상기 다수의 제 1 비트라인 전압에 대응하는 대표값을 저장하는 단계를 더 포함하는 반도체 장치의 동작 방법
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