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복수의 입력 데이터 각각과 상기 복수의 입력 데이터 각각과 대응하는 복수의 가중치 데이터 각각의 연산 수행에 따라 생성되는 비트들에 기초하여 복수의 제1 차동 신호들 및 복수의 제2 차동 신호들을 생성하는 차동 신호 발생기;상기 복수의 제1 차동 신호들을 샘플링하고 제1 출력 전압을 출력하는 제1 캐패시터 시냅스 어레이;상기 복수의 제2 차동 신호들을 샘플링하고 제2 출력 전압을 출력하는 제2 캐패시터 시냅스 어레이;상기 제1 출력 전압과 상기 제2 출력 전압을 비교하여 비교 결과를 출력하는 비교기; 및상기 비교 결과에 기초하여 상기 제1 캐패시터 시냅스 어레이 및 상기 제2 캐패시터 시냅스 어레이를 제어하고 중간 데이터를 생성하는 SAR(successive approximation register) 로직을 포함하는 뉴로모픽 연산 장치
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제 1 항에 있어서,상기 차동 신호 발생기는,상기 복수의 입력 데이터 각각과 상기 복수의 가중치 데이터 각각의 곱셈 결과에 대한 부호 비트를 생성하는 부호 비트 생성부;상기 복수의 입력 데이터 각각의 제1 비트와 상기 복수의 가중치 데이터 각각의 제2 비트를 곱하여 곱셈 비트를 생성하는 곱셈 비트 생성부; 및상기 부호 비트와 상기 곱셈 비트에 기초하여 제1 차동 신호 및 제2 차동 신호를 생성하는 디지털 차동 신호 생성부를 포함하는 뉴로모픽 연산 장치
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제 2 항에 있어서,상기 부호 비트 생성부는 상기 복수의 입력 데이터 각각의 최상위 비트와 상기 복수의 가중치 데이터 각각의 최상위 비트를 곱하여 상기 부호 비트를 생성하는 뉴로모픽 연산 장치
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제 2 항에 있어서,상기 디지털 차동 신호 생성부는 상기 부호 비트가 양의 부호를 가리키고 상기 곱셈 비트가 1인 경우, 상기 제1 차동 신호를 1로 생성하고, 상기 제2 차동 신호를 0으로 생성하고,상기 곱셈 비트가 0인 경우, 상기 제1 차동 신호 및 상기 제2 차동 신호 각각을 0으로 생성하고,상기 부호 비트가 음의 부호를 가리키고 상기 곱셈 비트가 1인 경우, 상기 제1 차동 신호를 0으로 생성하고, 상기 제2 차동 신호를 1로 생성하는 뉴로모픽 연산 장치
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5
제 1 항에 있어서,상기 제1 캐패시터 시냅스 어레이는 상기 복수의 제1 차동 신호들 각각과 대응하는 복수의 제1 캐패시터들을 포함하고,상기 제2 캐패시터 시냅스 어레이는 상기 복수의 제2 차동 신호들 각각과 대응하는 복수의 제2 캐패시터들을 포함하는 뉴로모픽 연산 장치
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6
제 5 항에 있어서,상기 제1 캐패시터 시냅스 어레이는 복수의 제1 캐패시터들 각각과 대응하는 복수의 제1 스위치들을 포함하고, 상기 복수의 제1 스위치들 각각은 제1 차동 신호, 전원 전압 또는 그라운드 전압 중 하나를 대응하는 제1 캐패시터와 연결하고,상기 제2 캐패시터 시냅스 어레이는 복수의 제2 캐패시터들 각각과 대응하는 복수의 제2 스위치들을 포함하고, 상기 복수의 제2 스위치들 각각은 제2 차동 신호, 상기 전원 전압 또는 상기 그라운드 전압 중 하나를 대응하는 제2 캐패시터와 연결하는 뉴로모픽 연산 장치
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7
제 6 항에 있어서,상기 제1 차동 신호에 대응하는 전압은 상기 전원 전압 또는 상기 그라운드 전압 중 하나이고, 상기 제2 차동 신호에 대응하는 전압은 상기 전원 전압 또는 상기 그라운드 전압 중 하나인 뉴로모픽 연산 장치
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제 6 항에 있어서,상기 SAR 로직은 상기 비교 결과에 기초하여 SAR(successive approximation register) 기법에 따라 상기 복수의 제1 스위치들 및 상기 복수의 제2 스위치들을 제어하는 뉴로모픽 연산 장치
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9
제 8 항에 있어서,상기 비교기는 상기 제1 출력 전압이 상기 제2 출력 전압 이하인 경우, 제1 비교 결과를 출력하고, 상기 제1 출력 전압이 상기 제2 출력 전압보다 큰 경우, 제2 비교 결과를 출력하고,상기 SAR 로직은 상기 제1 비교 결과가 출력되는 경우, 상기 복수의 제1 스위치들 중 적어도 하나를 상기 전원 전압에 연결시키고, 상기 제2 비교 결과가 출력되는 경우, 상기 복수의 제2 스위치들 중 적어도 하나를 상기 전원 전압에 연결시키는 뉴로모픽 연산 장치
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10
제 8 항에 있어서,상기 SAR 로직은 상기 비교 결과에 기초하여 상기 중간 데이터의 최상위 비트 값부터 최하위 비트 값까지 순차적으로 결정하는 뉴로모픽 연산 장치
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11
제 1 항에 있어서,상기 중간 데이터의 비트 수는 상기 복수의 입력 데이터가 n개인 경우, 2n+1개보다 적은 개수의 값들을 나타내는 비트 수인 뉴로모픽 연산 장치
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12
제 1 항에 있어서,상기 SAR 로직으로부터 생성된 복수의 중간 데이터를 수신하고, 상기 복수의 중간 데이터의 자릿수를 기반으로 상기 복수의 중간 데이터를 더하여 상기 복수의 입력 데이터와 상기 복수의 가중치 데이터의 합성곱 결과를 산출하는 덧셈기를 더 포함하는 뉴로모픽 연산 장치
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13
뉴로모픽 연산 장치의 동작 방법에 있어서,복수의 입력 데이터 각각과 상기 복수의 입력 데이터 각각과 대응하는 복수의 가중치 데이터 각각의 연산을 수행하여 비트들을 생성하는 단계;상기 생성된 비트들에 기초하여 복수의 제1 차동 신호들 및 복수의 제2 차동 신호들을 생성하는 단계;상기 복수의 제1 차동 신호들을 제1 캐패시터들에 샘플링하고 상기 복수의 제2 차동 신호들을 제2 캐패시터들에 샘플링하는 단계;상기 제1 캐패시터들의 공통 노드의 제1 출력 전압 및 상기 제2 캐패시터들의 공통 노드의 제2 출력 전압을 비교하여 제1 비교 결과를 출력하는 단계; 및상기 제1 비교 결과에 기초하여 상기 제1 캐패시터들 중 적어도 하나 또는 상기 제2 캐패시터들 중 적어도 하나를 전원 전압에 연결시키는 단계를 포함하는 동작 방법
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14
제 13 항에 있어서,상기 제1 비교 결과에 기초하여 중간 데이터의 첫 번째 비트 값을 결정하는 단계를 더 포함하고,상기 중간 데이터는 상기 복수의 입력 데이터 각각의 하나의 비트와 상기 복수의 가중치 데이터 각각의 하나의 비트의 곱셈 결과들의 합을 나타내는 동작 방법
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제 14 항에 있어서,상기 제1 출력 전압 및 상기 제2 출력 전압을 비교하여 제2 비교 결과를 출력하는 단계; 및상기 제2 비교 결과에 기초하여 상기 중간 데이터의 두 번째 비트 값을 결정하는 단계를 더 포함하는 동작 방법
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16
제 15 항에 있어서,상기 두 번째 비트 값이 최하위 비트 값이 아닌 경우, 상기 제2 비교 결과에 기초하여 상기 제1 캐패시터들 중 적어도 하나 또는 상기 제2 캐패시터들 중 적어도 하나를 상기 전원 전압에 연결시키는 단계를 더 포함하는 동작 방법
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