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기판 상에 서로 이격되어 형성되는 제 1 딥 N-웰 및 제 2 딥 N-웰;상기 제 1 딥 N-웰과 상기 제 2 딥 N-웰 상에 각각 형성되는 제 1 P-웰 및 제 2 P-웰;상기 제 1 P-웰에 접하고, 상기 제 1 딥 N-웰과 상기 기판 상에 형성되는 제 1 N-웰;상기 제 2 P-웰에 접하고, 상기 제 2 딥 N-웰과 상기 기판 상에 형성되는 제 2 N-웰;상기 제 1 N-웰과 상기 제 2 N-웰 사이의 상기 기판 상에 형성되는 제 3 P-웰;상기 제 1 P-웰과 상기 제 2 P-웰 상에 각각 형성되는 제 1 P+확산영역 및 제 2 P+확산영역;상기 제 1 P-웰에 인접하여 상기 제 1 N-웰 상에 형성되는 제 1 N+확산영역;상기 제 3 P-웰에 인접하여 상기 제 1 N-웰 상에 형성되는 제 3 P+확산영역;상기 제 2 P-웰에 인접하여 상기 제 2 N-웰 상에 형성되는 제 2 N+확산영역;상기 제 2 P-웰에 인접하여 상기 제 2 N-웰 상에 형성되는 제 4 P+확산영역;상기 제 1 N-웰과 상기 제 3 P-웰 사이에 형성되는 제 1 브릿지 P+확산영역; 그리고상기 제 2 N-웰과 상기 제 3 P-웰 사이에 형성되는 제 2 브릿지 P+확산영역을 포함하되,상기 제 1 P+확산영역, 상기 제 1 N+확산영역, 및 상기 제 3 P+확산영역은 제 1 단자에 연결되고,상기 제 2 P+확산영역, 상기 제 2 N+확산영역, 및 상기 제 4 P+확산영역은 제 2 단자에 연결되는 정전기 방전 보호 장치
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2 |
2
제 1 항에 있어서,상기 제 1 P+확산영역, 상기 제 1 N-웰, 및 상기 제 3 P-웰에 의해 제 1 PNP 트랜지스터가 형성되고,상기 제 2 P+확산영역, 상기 제 2 N-웰, 및 상기 제 3 N-웰에 의해 제 2 PNP 트랜지스터가 형성되고,상기 제 3 P+확산영역, 상기 제 1 N-웰, 및 상기 제 1 브릿지 P+확산영역에 의해 제 3 PNP 트랜지스터가 형성되고 상기 제 4 P+확산영역, 상기 제 2 N-웰, 및 상기 제 2 브릿지 P+확산영역에 의해 제 4 PNP 트랜지스터가 형성되고, 그리고상기 제 1 N-웰, 상기 제 3 P-웰, 및 상기 제 2 N-웰에 의해 NPN 트랜지스터가 형성되는 정전기 방전 보호 장치
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3 |
3
제 2 항에 있어서,상기 제 1 단자를 통해 입력되는 양의 정전기 방전 전류는, 상기 제 1 PNP 트랜지스터, 상기 제 3 PNP 트랜지스터, 상기 제 4 PNP 트랜지스터, 및 상기 NPN 트랜지스터 사이의 래치 동작에 기초하여, 상기 제 2 단자를 통해 방전되는 정전기 방전 보호 장치
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4 |
4
제 3 항에 있어서,상기 NPN 트랜지스터는 상기 제 1 N-웰과 상기 제 1 브릿지 P+확산영역 사이의 애벌런치 항복에 의한 순방향 바이어스에 의해 턴-온 되고, 상기 턴-온 상기 NPN 트랜지스터에 의해 상기 제 1 PNP 트랜지스터, 상기 제 3 PNP 트랜지스터, 및 상기 제 4 PNP 트랜지스터가 턴-온 됨으로써 상기 래치 동작이 발생되는 정전기 방전 보호 장치
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5 |
5
제 2 항에 있어서,상기 제 2 단자를 통해 입력되는 음의 정전기 방전 전류는, 상기 제 2 PNP 트랜지스터, 상기 제 3 PNP 트랜지스터, 상기 제 4 PNP 트랜지스터, 및 상기 NPN 트랜지스터 사이의 래치 동작에 기초하여, 상기 제 1 단자를 통해 방전되는 정전기 방전 보호 장치
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6 |
6
제 5 항에 있어서, 상기 NPN 트랜지스터는 상기 제 2 N-웰과 상기 제 2 브릿지 P+확산영역 사이의 애벌런치 항복에 의한 순방향 바이어스에 의해 턴-온 되고,상기 턴-온 된 상기 NPN 트랜지스터에 의해 상기 제 2 PNP 트랜지스터, 상기 제 3 PNP 트랜지스터, 및 상기 제 4 PNP 트랜지스터가 턴-온 됨으로써 상기 래치 동작이 발생되는 정전기 방전 보호 장치
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7 |
7
제 2 항에 있어서,상기 제 3 P+확산영역, 상기 제 1 브릿지 P+확산영역, 및 상기 제 3 P+확산영역과 상기 제 1 브릿지 P+확산영역 사이의 제 1 게이트 전극에 기초하여, 제 1 PMOS 트랜지스터가 형성되고,상기 제 2 브릿지 P+확산영역, 상기 제 4 P+확산영역, 및 상기 제 4 P+확산영역과 상기 제 2 브릿지 P+확산영역 사이의 제 2 게이트 전극에 기초하여, 제 2 PMOS 트랜지스터가 형성되는 정전기 방전 보호 장치
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8 |
8
제 7 항에 있어서,상기 제 1 PNP 트랜지스터, 상기 제 2 PNP 트랜지스터, 상기 제 3 PNP 트랜지스터, 및 상기 제 4 PNP 트랜지스터 중 적어도 하나의 전류 이득은 상기 제 1 게이트 전극의 길이와 상기 상기 제 2 게이트 전극의 길이 중 적어도 하나에 따라 가변하는 정전기 방전 보호 장치
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9
제 2 항에 있어서,상기 NPN 트랜지스터의 전류 이득은 상기 제 1 브릿지 P+확산영역의 길이 및 상기 제 2 브릿지 P+확산영역의 길이 중 적어도 하나에 따라 가변하는 정전기 방전 보호 장치
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10 |
10
제 2 항에 있어서,상기 NPN 트랜지스터의 전류 이득은 상기 제 1 브릿지 P+확산영역과 상기 제 2 브릿지 P+확산영역 사이의 길이에 따라 가변하는 정전기 방전 보호 장치
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