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정전기 방전 보호 장치

  • 기술번호 : KST2019016754
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 반도체 장치로 유입되는 ESD (Electrostatic Discharge) 전류를 방전시키기 위한 정전기 방전 보호 장치가 개시된다. 정전기 방전 보호 장치는, 기판 상에 형성되는 복수의 웰들과, 복수의 웰들에 형성되는 복수의 확산 영역들을 포함한다. 복수의 웰들과 복수의 확산 영역들의 다양한 조합들에 의해 복수의 트랜지스터들이 형성된다. 본 발명의 정전기 방전 보호 장치에 의하면, 양의 전류뿐만 아니라, 음의 전류도 방전시킬 수 있는 적어도 4개의 PNP 트랜지스터들과 적어도 1개의 NPN 트랜지스터들이 형성된다. 그러므로, 일반적인 정전기 방전 보호 장치에 비하여 낮은 레벨의 트리거 전압 및 높은 레벨의 홀딩 전압을 갖는 정전기 방전 보호 장치가 제공될 수 있다.
Int. CL H01L 27/02 (2006.01.01) H01L 27/098 (2006.01.01) H01L 21/8234 (2006.01.01)
CPC H01L 27/0248(2013.01) H01L 27/0248(2013.01) H01L 27/0248(2013.01)
출원번호/일자 1020180018114 (2018.02.14)
출원인 한국전자통신연구원, 단국대학교 산학협력단
등록번호/일자
공개번호/일자 10-2019-0098322 (2019.08.22) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 공개
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 N
심사청구항수 10

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
2 단국대학교 산학협력단 대한민국 경기도 용인시 수지구

발명자

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번호 이름 국적 주소
1 김상기 대전시 유성구
2 구용서 경기도 용인시 수지구

대리인

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번호 이름 국적 주소
1 특허법인 고려 대한민국 서울특별시 강남구 테헤란로 *길 ** *층(역삼동)

최종권리자

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번호 이름 국적 주소
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2018.02.14 수리 (Accepted) 1-1-2018-0160311-27
2 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.10.26 수리 (Accepted) 4-1-2020-5239146-54
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번호 청구항
1 1
기판 상에 서로 이격되어 형성되는 제 1 딥 N-웰 및 제 2 딥 N-웰;상기 제 1 딥 N-웰과 상기 제 2 딥 N-웰 상에 각각 형성되는 제 1 P-웰 및 제 2 P-웰;상기 제 1 P-웰에 접하고, 상기 제 1 딥 N-웰과 상기 기판 상에 형성되는 제 1 N-웰;상기 제 2 P-웰에 접하고, 상기 제 2 딥 N-웰과 상기 기판 상에 형성되는 제 2 N-웰;상기 제 1 N-웰과 상기 제 2 N-웰 사이의 상기 기판 상에 형성되는 제 3 P-웰;상기 제 1 P-웰과 상기 제 2 P-웰 상에 각각 형성되는 제 1 P+확산영역 및 제 2 P+확산영역;상기 제 1 P-웰에 인접하여 상기 제 1 N-웰 상에 형성되는 제 1 N+확산영역;상기 제 3 P-웰에 인접하여 상기 제 1 N-웰 상에 형성되는 제 3 P+확산영역;상기 제 2 P-웰에 인접하여 상기 제 2 N-웰 상에 형성되는 제 2 N+확산영역;상기 제 2 P-웰에 인접하여 상기 제 2 N-웰 상에 형성되는 제 4 P+확산영역;상기 제 1 N-웰과 상기 제 3 P-웰 사이에 형성되는 제 1 브릿지 P+확산영역; 그리고상기 제 2 N-웰과 상기 제 3 P-웰 사이에 형성되는 제 2 브릿지 P+확산영역을 포함하되,상기 제 1 P+확산영역, 상기 제 1 N+확산영역, 및 상기 제 3 P+확산영역은 제 1 단자에 연결되고,상기 제 2 P+확산영역, 상기 제 2 N+확산영역, 및 상기 제 4 P+확산영역은 제 2 단자에 연결되는 정전기 방전 보호 장치
2 2
제 1 항에 있어서,상기 제 1 P+확산영역, 상기 제 1 N-웰, 및 상기 제 3 P-웰에 의해 제 1 PNP 트랜지스터가 형성되고,상기 제 2 P+확산영역, 상기 제 2 N-웰, 및 상기 제 3 N-웰에 의해 제 2 PNP 트랜지스터가 형성되고,상기 제 3 P+확산영역, 상기 제 1 N-웰, 및 상기 제 1 브릿지 P+확산영역에 의해 제 3 PNP 트랜지스터가 형성되고 상기 제 4 P+확산영역, 상기 제 2 N-웰, 및 상기 제 2 브릿지 P+확산영역에 의해 제 4 PNP 트랜지스터가 형성되고, 그리고상기 제 1 N-웰, 상기 제 3 P-웰, 및 상기 제 2 N-웰에 의해 NPN 트랜지스터가 형성되는 정전기 방전 보호 장치
3 3
제 2 항에 있어서,상기 제 1 단자를 통해 입력되는 양의 정전기 방전 전류는, 상기 제 1 PNP 트랜지스터, 상기 제 3 PNP 트랜지스터, 상기 제 4 PNP 트랜지스터, 및 상기 NPN 트랜지스터 사이의 래치 동작에 기초하여, 상기 제 2 단자를 통해 방전되는 정전기 방전 보호 장치
4 4
제 3 항에 있어서,상기 NPN 트랜지스터는 상기 제 1 N-웰과 상기 제 1 브릿지 P+확산영역 사이의 애벌런치 항복에 의한 순방향 바이어스에 의해 턴-온 되고, 상기 턴-온 상기 NPN 트랜지스터에 의해 상기 제 1 PNP 트랜지스터, 상기 제 3 PNP 트랜지스터, 및 상기 제 4 PNP 트랜지스터가 턴-온 됨으로써 상기 래치 동작이 발생되는 정전기 방전 보호 장치
5 5
제 2 항에 있어서,상기 제 2 단자를 통해 입력되는 음의 정전기 방전 전류는, 상기 제 2 PNP 트랜지스터, 상기 제 3 PNP 트랜지스터, 상기 제 4 PNP 트랜지스터, 및 상기 NPN 트랜지스터 사이의 래치 동작에 기초하여, 상기 제 1 단자를 통해 방전되는 정전기 방전 보호 장치
6 6
제 5 항에 있어서, 상기 NPN 트랜지스터는 상기 제 2 N-웰과 상기 제 2 브릿지 P+확산영역 사이의 애벌런치 항복에 의한 순방향 바이어스에 의해 턴-온 되고,상기 턴-온 된 상기 NPN 트랜지스터에 의해 상기 제 2 PNP 트랜지스터, 상기 제 3 PNP 트랜지스터, 및 상기 제 4 PNP 트랜지스터가 턴-온 됨으로써 상기 래치 동작이 발생되는 정전기 방전 보호 장치
7 7
제 2 항에 있어서,상기 제 3 P+확산영역, 상기 제 1 브릿지 P+확산영역, 및 상기 제 3 P+확산영역과 상기 제 1 브릿지 P+확산영역 사이의 제 1 게이트 전극에 기초하여, 제 1 PMOS 트랜지스터가 형성되고,상기 제 2 브릿지 P+확산영역, 상기 제 4 P+확산영역, 및 상기 제 4 P+확산영역과 상기 제 2 브릿지 P+확산영역 사이의 제 2 게이트 전극에 기초하여, 제 2 PMOS 트랜지스터가 형성되는 정전기 방전 보호 장치
8 8
제 7 항에 있어서,상기 제 1 PNP 트랜지스터, 상기 제 2 PNP 트랜지스터, 상기 제 3 PNP 트랜지스터, 및 상기 제 4 PNP 트랜지스터 중 적어도 하나의 전류 이득은 상기 제 1 게이트 전극의 길이와 상기 상기 제 2 게이트 전극의 길이 중 적어도 하나에 따라 가변하는 정전기 방전 보호 장치
9 9
제 2 항에 있어서,상기 NPN 트랜지스터의 전류 이득은 상기 제 1 브릿지 P+확산영역의 길이 및 상기 제 2 브릿지 P+확산영역의 길이 중 적어도 하나에 따라 가변하는 정전기 방전 보호 장치
10 10
제 2 항에 있어서,상기 NPN 트랜지스터의 전류 이득은 상기 제 1 브릿지 P+확산영역과 상기 제 2 브릿지 P+확산영역 사이의 길이에 따라 가변하는 정전기 방전 보호 장치
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.