| 1 |
1
3차원으로 적층되어 입력 회로 및 출력 회로를 서로 공유하는 복수의 시냅스 소자들로 구성되는 3차원 적층 시냅스 어레이를 포함하고, 상기 복수의 시냅스 소자들 각각은, 소스 역할을 하는 축색돌기(axon); 드레인 역할을 하는 2개의 수상돌기(dendrite); 및 게이트 역할을 하는 WL(WordLine)을 포함하고, 상기 2개의 수상돌기는, 양의 수상돌기 및 음의 수상돌기로 이루어지며, 상기 양의 수상돌기는 상기 시냅스 소자의 흥분 기능을 수행하고 상기 음의 수상돌기는 상기 시냅스 소자의 억제 기능을 수행하며, 각각의 상기 WL의 입력 전압들을 층별로 인가하기 위해 상기 3차원 적층 시냅스 어레이의 적층 수와 동일하게 구성되는 복수의 패스 트랜지스터들를 포함하고, 상기 복수의 패스 트랜지스터들은 상기 3차원 적층 시냅스 어레이의 WL 간격(WL-spacing)이 늘어나지 않도록 상기 WL의 방향으로 구성되며, 각각의 상기 패스 트랜지스터의 게이트는, 레이어 디코더(layer decoder) 회로로 연결되어 상기 패스 트랜지스터들을 선택적으로 턴온(turn-on) 시킴에 따라 적층된 상기 복수의 시냅스 소자들을 개별적으로 구동시키는 것을 특징으로 하는, 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템
|
| 2 |
2
제1항에 있어서, 상기 복수의 시냅스 소자들은, 각각 흥분(excitatory) 기능을 수행하는 CTF 소자와 억제(inhibitory) 기능을 수행하는 CTF 소자가 소스를 공유하면서 결합된 구조이며, 게이트 절연체(gate dielectrics)는 3차원 NAND 플래시메모리에서 사용되는 O/N/O(silicon oxide-silicon nitride-silicon oxide)로 구성되거나, O/HfO2/O(silicon oxide- HfO2-silicon oxide)로 구성되는 것을 특징으로 하는, 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템
|
| 3 |
3
삭제
|
| 4 |
4
제1항에 있어서, 상기 축색돌기와 상기 수상돌기는, 적층된 상기 복수의 시냅스 소자들을 수직으로 관통하는 전극으로 구성되고, 상기 축색돌기와 상기 수상돌기의 금속 배선(metal line) 연결은 적층된 상기 복수의 시냅스 소자들의 최상부 영역에서 서로 층을 달리하면서 교차하는 형태로 이루어지는 것을 특징으로 하는, 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템
|
| 5 |
5
제1항에 있어서, 상기 WL은, 상기 축색돌기와 평행하고 상기 수상돌기와 직교하는 형태로 이루어지고, 각각 적층된 상기 WL들은 상기 복수의 시냅스 소자들 끝부분의 계단형 구조에서 층별 연결이 이루어지는 것을 특징으로 하는, 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템
|
| 6 |
6
삭제
|
| 7 |
7
3차원으로 적층되어 입력 회로 및 출력 회로를 서로 공유하는 복수의 시냅스 소자들로 구성되는 3차원 적층 시냅스 어레이를 포함하고, 상기 복수의 시냅스 소자들 각각은, 소스 역할을 하는 축색돌기(axon); 드레인 역할을 하는 2개의 수상돌기(dendrite); 및 게이트 역할을 하는 WL(WordLine)을 포함하고, 상기 2개의 수상돌기는, 양의 수상돌기 및 음의 수상돌기로 이루어지며, 상기 양의 수상돌기는 상기 시냅스 소자의 흥분 기능을 수행하고 상기 음의 수상돌기는 상기 시냅스 소자의 억제 기능을 수행하며, WL의 입력 전압을 조절하여 상기 3차원 적층 시냅스 어레이의 상기 WL로 전달하는 WL 컨트롤 회로; 상기 WL 컨트롤 회로에서 인가된 각각의 상기 WL의 입력 전압들을 선택된 층의 상기 시냅스 소자로 전달하는 레이어 디코더(layer decoder); 상기 3차원 적층 시냅스 어레이의 상기 축색돌기들과 연결되며, 입력 펄스를 생성하는 입력 회로; 상기 3차원 적층 시냅스 어레이의 각각의 상기 수상돌기에 필요한 동작 전압을 인가하는 컨트롤 회로; 및 상기 3차원 적층 시냅스 어레이의 양의 수상돌기 및 음의 수상돌기들로부터 전류를 입력으로 받아 출력 전압 또는 출력 전류를 생성하는 출력 회로를 더 포함하는, 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템
|
| 8 |
8
제1항에 있어서, 상기 시냅스 소자의 가중치(synaptic weight)는, 상기 시냅스 소자의 연결 강도를 나타내고, 전하 저장층 영역에 전자 또는 정공을 주입하여 컨덕턴스(conductance)를 조절함에 따라 조절되며, 학습 동작은 출력 에러를 감소시키는 방향으로 각 상기 시냅스 소자의 가중치가 조정되는 것을 특징으로 하는, 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템
|
| 9 |
9
WL 컨트롤 회로에서 WL(WordLine)의 입력 전압을 조절하여 3차원 적층 시냅스 어레이의 WL로 전달하는 단계; 상기 WL 컨트롤 회로에서 인가된 각각의 상기 WL의 입력 전압들을 레이어 디코더(layer decoder)에서 선택된 층의 상기 3차원 적층 시냅스 어레이의 시냅스 소자로 전달하는 단계; 상기 3차원 적층 시냅스 어레이의 축색돌기들과 연결된 입력 회로에서 입력 펄스를 생성하는 단계; 컨트롤 회로에서 상기 3차원 적층 시냅스 어레이의 각각의 수상돌기에 필요한 동작 전압을 인가하는 단계; 및 출력 회로에서 상기 3차원 적층 시냅스 어레이의 양의 수상돌기 및 음의 수상돌기들로부터 전류를 입력으로 받아 출력 전압 또는 출력 전류를 생성하는 단계를 포함하고, 상기 3차원 적층 시냅스 어레이는, 3차원으로 적층되어 입력 회로 및 출력 회로를 서로 공유하는 복수의 시냅스 소자들로 구성되는 것을 특징으로 하는, 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템의 동작 방법
|
| 10 |
10
기판 상에 산화막과 질화막을 교대로 증착시키는 단계; 포토리소그래피(photolithography) 후, 상기 산화막과 상기 질화막을 식각(dry etch)하는 단계; N+ 도핑된 반도체 물질을 증착시킨 후, 에치 백(etch-back)을 진행하여 식각된 트렌치 영역에 수직 전극으로 채우는 단계; 포토리소그래피 후, 상기 N+ 도핑된 반도체 물질을 이방성 식각(dry etch)을 사용해 채널 역할을 하는 반도체 물질이 증착될 공간을 형성하는 단계; 상기 채널 역할을 하는 반도체 물질을 증착하고, 에치 백을 진행하여 홀의 벽면을 따라 채널을 형성하는 단계; 시냅스 소자 간 격리를 위해 포토리소그래피를 진행하는 단계; 상기 N+ 도핑된 반도체 물질을 포토리소그래피 및 이방성 식각(dry etch)을 수행하여, 상기 시냅스 소자 간 격리시켜, 각각의 상기 시냅스 소자마다 2개의 수상돌기(dendrite)와 1개의 축색돌기(axon) 영역을 형성하는 단계; 상기 포토리소그래피에 의해 형성된 포토레지스트(Photoresist) 제거 후, 산화막을 증착하여, 식각된 홀(hole)을 절연체로 채우는 단계; 포토리소그래피 후, 상기 산화막과 상기 질화막을 이방성 식각(dry etch)을 수행하여 WL(WordLine) 간 트렌치 영역을 형성하는 단계; 선택적 등방성 식각(selective wet etching)을 이용하거나 화학적 이방성 식각(chemical dry etch)을 이용한 선택적 식각을 통해 상기 질화막을 선택적으로 제거하는 단계; 게이트 절연체(gate dielectrics)를 증착하는 단계; 게이트 역할을 하는 상기 WL을 형성하기 위해 게이트 물질을 증착시키는 단계; 및 금속물질의 등방성 식각을 이용하여, 상기 게이트 물질을 리세스(recess) 시켜, 질화물(nitride)이 있던 공간에 상기 WL을 형성하는 단계를 포함하는, 3차원 적층 시냅스 어레이 기반의 뉴로모픽 시스템의 제조 방법
|
