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반도체 적층 테스트를 위한 테스트 경로를 재구성할 수 있는 반도체 테스트 장치에 있어서,적어도 하나의 코어의 테스트 폭(test width)에 기초하여 테스트 경로 설정 비트들을 결정하는 설정 비트 결정부;상기 결정된 테스트 경로 설정 비트들에 기초하여 테스트 경로 상에 적어도 하나의 스캔 체인(scan chain)의 포함 여부를 결정하는 제1 테스트 경로 설정부; 및상기 결정된 테스트 경로 설정 비트들에 기초하여 상기 테스트 경로 상에 적어도 하나의 입력포트 및 적어도 하나의 출력포트의 포함 여부를 결정하는 제2 테스트 경로 설정부를 포함하는반도체 테스트 장치
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제1항에 있어서,상기 설정 비트 결정부는 상기 테스트 폭(test width)에 기초하여 상기 제1 및 제2 테스트 경로 설정부 중 적어도 하나를 오픈(open) 상태로 설정하기 위한 제1 테스트 경로 설정 비트 및 닫힘(close) 상태로 설정하기 위한 제2 테스트 경로 설정 비트를 설정하는반도체 테스트 장치
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제2항에 있어서,상기 제1 테스트 경로 설정부는 상기 제1 테스트 경로 설정 비트에 기초하여 상기 적어도 하나의 스캔 체인(scan chain)을 상기 테스트 경로에 포함시키고, 상기 제2 테스트 경로 설정 비트에 기초하여 상기 적어도 하나의 스캔 체인(scan chain)을 상기 테스트 경로에서 제외시키는반도체 테스트 장치
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제2항에 있어서,상기 제2 테스트 경로 설정부는 상기 제1 테스트 경로 설정 비트에 기초하여 상기 적어도 하나의 입력포트 및 상기 적어도 하나의 출력포트 중 상기 테스트 경로 상 중간에 위치하는 적어도 하나의 중간 입력포트 및 적어도 하나의 중간 출력포트를 차단시키고, 상기 제2 테스트 경로 설정 비트에 기초하여 상기 적어도 하나의 중간 입력포트 및 상기 적어도 하나의 중간 출력포트를 개방시키는 반도체 테스트 장치
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제4항에 있어서,상기 제2 테스트 경로 설정부는 제2-1 및 제2-2 테스트 경로 설정부를 포함하고,상기 제2-1 테스트 경로 설정부는,상기 적어도 하나의 중간 입력포트 및 상기 적어도 하나의 중간 출력포트를 차단시킬 경우, 상기 제1 테스트 경로 설정부 중 제1-1 테스트 경로 설정부로부터 제1 중간 테스트 데이터를 수신한 후, 상기 수신된 제1 중간 테스트 데이터를 상기 제1 테스트 경로 설정부 중 제1-2 테스트 경로 설정부로 전달하고,상기 적어도 하나의 중간 입력포트 및 상기 적어도 하나의 중간 출력포트를 개방시킬 경우, 상기 적어도 하나의 중간 입력포트를 통하여 제2 중간 테스트 데이터를 수신하고, 상기 제1-2 테스트 경로 설정부로 상기 제2 중간 테스트 데이터를 전달하는반도체 테스트 장치
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제5항에 있어서,상기 제1-2 테스트 경로 설정부는 상기 적어도 하나의 스캔 체인(scan chain) 중 어느 하나를 통하여 상기 제1 중간 테스트 데이터 및 상기 제2 중간 테스트 데이터 중 어느 하나를 테스트하는반도체 테스트 장치
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제2항에 있어서,상기 적어도 하나의 스캔 체인(scan chain)이 상기 테스트 경로에 포함될 경우, 상기 제1 테스트 경로 설정부를 통해 테스트 데이터를 수신하고, 상기 테스트 데이터를 테스트하는 상기 스캔 체인(scan chain)을 더 포함하는반도체 테스트 장치
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제1항에 있어서,상기 설정 비트 결정부는 상기 테스트 폭(test width)의 비트 수에 기초하여 상기 테스트 경로에서 상기 적어도 하나의 입력포트 및 상기 적어도 하나의 출력포트의 수를 결정하는반도체 테스트 장치
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제8항에 있어서,상기 적어도 하나의 입력포트는 테스트 데이터 및 상기 테스트 경로 설정 비트들을 수신하고,상기 적어도 하나의 출력포트는 상기 스캔 체인(scan chain)들에 의하여 테스트된 테스트 데이터를 출력하는반도체 테스트 장치
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제1항에 있어서,상기 설정 비트 결정부는 상기 적어도 하나의 코어 중 제1 코어와 제3 코어를 동시에 테스트하기 위한 제1 세그먼트로 구분하고, 상기 적어도 하나의 코어 중 제2 코어와 제3 코어를 동시에 테스트하기 위한 제2 세그먼트로 구분하기 위한 병렬 테스트 경로 설정 비트들을 결정하는반도체 테스트 장치
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제10항에 있어서,상기 적어도 하나의 코어를 상기 제1 세그먼트 및 상기 제2 세그먼트로 구분하여 병렬 테스트를 수행할 경우, 상기 적어도 하나의 코어의 테스트 데이터를 천이하기 위한 바이패스부를 더 포함하는반도체 테스트 장치
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반도체 적층 테스트를 위한 테스트 경로를 재구성할 수 있는 반도체 테스트 장치의 동작 방법에 있어서,설정 비트 결정부에서, 적어도 하나의 코어의 테스트 폭(test width)에 기초하여 테스트 경로 설정 비트들을 결정하는 단계;제1 테스트 경로 설정부에서, 상기 결정된 테스트 경로 설정 비트들에 기초하여 테스트 경로 상에 적어도 하나의 스캔 체인(scan chain)의 포함 여부를 결정하는 단계; 및제2 테스트 경로 설정부에서, 상기 결정된 테스트 경로 설정 비트들에 기초하여 상기 테스트 경로 상에 적어도 하나의 입력포트 및 적어도 하나의 출력포트의 포함 여부를 결정하는 단계를 포함하는반도체 테스트 장치의 동작 방법
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제12항에 있어서,상기 테스트 경로 설정 비트들을 결정하는 단계는,상기 설정 비트 결정부에서, 상기 테스트 폭(test width)에 기초하여 상기 제1 및 제2 테스트 경로 설정부 중 적어도 하나를 오픈(open) 상태로 설정하기 위한 제1 테스트 경로 설정 비트 및 닫힘(close) 상태로 설정하기 위한 제2 테스트 경로 설정 비트를 설정하는 단계를 포함하는반도체 테스트 장치의 동작 방법
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제13항에 있어서,상기 스캔 체인(scan chain)들의 테스트 경로 포함 여부를 결정하는 단계는,상기 제1 테스트 경로 설정부에서, 상기 제1 테스트 경로 설정 비트에 기초하여 상기 적어도 하나의 스캔 체인(scan chain)을 상기 테스트 경로에 포함시키는 단계; 및상기 제1 테스트 경로 설정부에서, 상기 제2 테스트 경로 설정 비트에 기초하여 상기 적어도 하나의 스캔 체인(scan chain)을 상기 테스트 경로에서 제외시키는 단계를 포함하는반도체 테스트 장치의 동작 방법
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제13항에 있어서,상기 적어도 하나의 입력포트 및 적어도 하나의 출력포트의 상기 테스트 경로 포함 여부를 결정하는 단계는,상기 제2 테스트 경로 설정부에서, 상기 제1 테스트 경로 설정 비트에 기초하여 상기 적어도 하나의 입력포트 및 상기 적어도 하나의 출력포트 중 상기 테스트 경로 상 중간에 위치하는 적어도 하나의 중간 입력포트 및 적어도 하나의 중간 출력포트를 차단시키는 단계; 및상기 제2 테스트 경로 설정부에서, 상기 제2 테스트 경로 설정 비트에 기초하여 상기 적어도 하나의 중간 입력포트 및 상기 적어도 하나의 중간 출력포트를 개방시키는 단계를 포함하는 반도체 테스트 장치의 동작 방법
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