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시간 분할 방식 기법을 통해 순차 동작하는 상단 및 하단 변환기를 병렬로 배치되는 아날로그 디지털 변환기에 있어서, 아날로그 형태의 입력신호 중 샘플링된 상위 샘플을 소정 비트 디지털 데이터를 변환하는 출력하는 상위 변환부; 상기 소정 비트 디지털 데이터 중 임의로 지정된 일부 비트의 디지털 데이터를 저장하는 메모리; 아날로그 형태의 입력신호 중 샘플링된 하위 샘플 중 상기 일부 비트를 제외한 나머지 비트의 하위 샘플을 디지털 형태로 변환하고 변환된 디지털 형태의 나머지 비트 하위 샘플과 상기 메모리에 저장된 상기 일부 비트 디지털 데이터를 소정 비트 디지털 데이터로 변환하여 출력하는 하위 변환부; 및 외부로부터 공급되는 클럭 신호 및 리셋 신호에 의거 수행되는 시분할 기법을 이용하여 소정 비트의 제어신호를 생성하여 상기 소정 비트의 제어신호를 상기 상위 변환부로 제공하고 상기 소정 비트의 제어신호 중 일부 비트의 제어신호를 상기 하위 변환부로 제공하는 제어부를 포함하는 것을 특징으로 하는 아날로그 디지털 변환기
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제1항에 있어서, 상기 상위 변환부는, 상기 소정 비트의 제어신호에 의거 스위칭되어 수신된 아날로그 형태의 상위 샘플을 소정 비트 디지털 형태로 변환하는 상위 변환기;상기 디지털 형태의 소정 비트의 상위 샘플을 증폭하는 상위 증폭기; 상기 증폭된 디지털 형태의 소정 비트의 상위 샘플 및 기 정해진 기준신호에 대해 차동 증폭하여 상기 소정 비트 디지털 데이터를 출력하는 상위 비교기를 포함하는 것을 특징으로 하는 아날로그 디지털 변환기
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제2항에 있어서, 상기 하위 변환부는,상기 제어부의 제어신호에 의거 외부로부터 수신된 아날로그 형태의 소정 비트의 하위 샘플에 대해 상기 소정 비트에서 상기 일부 비트를 제외한 나머지 비트의 하위 샘플에 대해 디지털 형태로 변환한 다음 상기 메모리에 저장된 상기 일부 비트 디지털 데이터를 제공받아 디지털 형태의 소정 비트 하위 샘플을 출력하는 하위 변환기;상기 디지털 형태의 하위 샘플을 증폭하는 하위 증폭기;상기 증폭된 소정 비트의 하위 샘플와 기 정해진 기준신호에 대해 차동 증폭하여 소정 비트 디지털 데이터를 출력하는 하위 비교기를 더 포함하는 것을 특징으로 하는 아날로그 디지털 변환기
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제3항에 있어서, 상기 제어부는, 상기 리셋신호 및 클럭신호에 동기된 소정 비트의 제어신호를 생성하되, 상기 소정 비트의 제어신호를 상기 상위 변환기로 제공하고, 상기 소정 비트 중 상기 일부 비트를 제외한 나머지 비트의 제어신호를 상기 하위 변환기로 제공하도록 구비되는 것을 특징으로 하는 아날로그 디지털 변환기
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제2항에 있어서, 상기 상위 변환기는, 포지티브 성분의 상위 샘플 및 네거티브 상위 샘플 각각에 대해 구비되며,상기 클럭신호에 의거 상기 상위 샘플 및 외부로부터 공급되는 직류전원 중 하나를 통과시키는 제1 스위칭소자 및 기 정해진 단위 캐패시턴스로 구비되고 상기 제1 스위칭소자의 출력신호를 충전하는 제1 캐패시터를 포함하고, 상기 상위 샘플 및 외부로부터 공급되는 직류전원 및 기준신호의 입력단에 각각 접속되고 상기 제어신호에 의해 상기 상위 샘플 및 외부로부터 공급되는 직류전원 및 기준신호 중 하나를 통과하는 다수의 스위칭소자 및 상기 각 스위칭소자의 출력단에 접속되어 각 스위칭소자의 출력신호를 충전하는 다수의 캐패시터를 포함하는 것을 특징으로 하는 아날로그 디지털 변환기
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제5항에 있어서, 상기 다수의 스위칭소자는 상기 소정 비트와 동일한 수로 구비되고,상기 다수의 캐패시터는 상기 제1 캐패시터 다음 제1 비트의 캐패시터의 캐패시턴스는 단위 캐패시터로 설정되고, 상기 제1 비트의 캐패시터 다음 비트의 캐패시터는 이전 비트의 캐패시터의 2배 순차 증가하는 캐패시턴스로 설정되는 것을 특징으로 하는 아날로그 디지털 변환기
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제5항에 있어서, 상위 변환기는,상기 임의의 비트의 캐패시터 출력단과 임의의 비트의 다음 비트의 캐패시터 입력단 사이에 스플릿 캐패시터를 더 포함하는 것을 특징으로 하는 아날로그 디지털 변환기
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제7항에 있어서,상기 스플릿 캐패시터의 캐패시턴스는 상기 제1 캐패시터부터 상기 스플릿 캐패시터의 이전 비트의 캐패시터의 충전 용량의 합과 상기 스프릿 캐패시터 이후 비트 캐패시터의 캐패시턴스의 합의 비로 설정되고, 상기 스플릿 캐패시터의 다음 비트인 제1 비트 캐패시터는 상기 단위 캐패시턴스로 설정되며, 상기 제1 비트의 캐패시터 이후 비트인 제2 비트 캐패시터의 캐패시턴스는 이전 비트인 제1 비트의 캐패시터의 2배 순차 증가하는 캐패시턴스로 설정되는 것을 특징으로 하는 아날로그 디지털 변환기
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제7항에 있어서, 상기 스플릿 캐패시터의 다음 제1 비트 캐패시터는 상기 단위 캐패시턴스로 설정되며, 상기 스플릿 캐패시터의 다음 제1 비트와 상기 제1 비트 다음 제2 비트의 캐패시터는 2배 단위 캐패시턴스로 각각 설정되고 상기 제2 비트 이후 비트의 캐패시터는 상기 제2 비트의 캐패시터의 캐패시턴스보다 2배 순차 증가하는 캐패시턴스로 설정되는 것을 특징으로 하는 아날로그 디지털 변환기
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