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제1 워드 라인, 제1 비트 라인, 및 제2 선택 트랜지스터와 연결되는 제1 선택 트랜지스터;제2 워드 라인, 제2 비트 라인 및 상기 제1 선택 트랜지스터와 연결되는 제2 선택 트랜지스터; 및상기 제2 비트라인 및 입력과 연결되는 PMOS 트랜지스터를 포함하되,상기 제1 비트 라인은 출력과 연결되고, 상기 제2 비트 라인은 상기 PMOS 트랜지스터를 통해 상기 입력과 연결되며, 상기 제1 워드 라인은 상기 제1 비트 라인과 직교하여 배치되고, 상기 제2 워드 라인은 상기 제1 워드 라인 및 상기 제2 비트 라인과 직교하여 배치되는 가중치 비트폭을 탄력적으로 적용할 수 있는 가중치 셀
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제 1항에 있어서,상기 제1 선택 트랜지스터는 CMOS 트랜지스터, 이온 기반(ion-based) 트랜지스터, 산화물 트랜지스터, 플로팅 게이트(FG) 트랜지스터, 강유전체 트랜지스터 및 TFT를 포함하는 해상도 제어(resolution control) 트랜지스터를 포함하는 가중치 비트폭을 탄력적으로 적용할 수 있는 가중치 셀
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3
제 1항에 있어서,상기 제1 선택 트랜지스터의 트랜스 컨덕턴스(trans-conductance)는 상기 제2 선택 트랜지스터의 트랜스 컨덕턴스와 같거나 작은 가중치 비트폭을 탄력적으로 적용할 수 있는 가중치 셀
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4
제 1항에 있어서,상기 제1 워드 라인에 인가되는 전압은 전압 펄스이고, 상기 제2 워드 라인과 상기 제2 비트 라인에 인가되는 입력은 일정한 전압인 가중치 비트폭을 탄력적으로 적용할 수 있는 가중치 셀
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5
제 1항에 있어서,상기 제1 워드 라인과 상기 제2 비트 라인에 인가되는 입력은 전압 펄스이고, 상기 제1 워드 라인에 인가되는 전압 펄스는 상기 제2 비트 라인에 인가되는 전압 펄스 레이트에 맞추어 동기화한 전압 펄스인 가중치 비트폭을 탄력적으로 적용할 수 있는 가중치 셀
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6
제 1항에 있어서,상기 제1 워드 라인과 상기 제2 워드 라인에 인가되는 전압은 일정한 전압이고, 상기 제2 비트 라인에 인가되는 입력은 전압 펄스인 가중치 비트폭을 탄력적으로 적용할 수 있는 가중치 셀
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7
제1 워드 라인, 제1 비트 라인, 및 제2 선택 트랜지스터와 연결되는 제1 선택 트랜지스터;제2 워드 라인, 제2 비트 라인 및 상기 제1 선택 트랜지스터와 연결되는 제2 선택 트랜지스터; 및상기 제1 선택 트랜지스터와 연결되는 다이오드를 포함하되,상기 제1 비트 라인은 출력과 연결되고 상기 제2 비트 라인은 입력과 연결되며, 상기 제1 워드 라인은 상기 제2 워드 라인과 직교하여 배치되고, 상기 다이오드는 상기 제1 선택 트랜지스터와 상기 제1 비트 라인 사이에 배치되는 가중치 비트폭을 탄력적으로 적용할 수 있는 가중치 셀
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8
제 7항에 있어서,상기 제1 선택 트랜지스터는 해상도 제어(resolution control) 트랜지스터를 포함하는 가중치 비트폭을 탄력적으로 적용할 수 있는 가중치 셀
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9
제 7항에 있어서,상기 제1 선택 트랜지스터는 CMOS 트랜지스터, 이온 기반(ion-based) 트랜지스터, 산화물 트랜지스터, 플로팅 게이트(FG) 트랜지스터, 강유전체 트랜지스터 및 TFT를 포함하는 가중치 비트폭을 탄력적으로 적용할 수 있는 가중치 셀
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10
제 7항에 있어서,상기 제2 선택 트랜지스터는 CMOS 트랜지스터를 포함하는 가중치 비트폭을 탄력적으로 적용할 수 있는 가중치 셀
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11
제 7항에 있어서,상기 제1 선택 트랜지스터의 트랜스 컨덕턴스(trans-conductance)는 상기 제2 선택 트랜지스터의 트랜스 컨덕턴스와 같거나 작은 가중치 비트폭을 탄력적으로 적용할 수 있는 가중치 셀
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12
제 7항에 있어서,상기 입력에 인가되는 입력 전압은 직류 전압이고, 상기 제1 워드 라인에 인가되는 전압은 가중치를 결정하는 전압 펄스인 가중치 비트폭을 탄력적으로 적용할 수 있는 가중치 셀
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13
제 7항에 있어서,상기 제2 비트 라인에 인가되는 전압은 가중치를 결정하는 전압 펄스이고, 상기 제1 워드 라인에 인가되는 전압은 직류 전압인 가중치 비트폭을 탄력적으로 적용할 수 있는 가중치 셀
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14
제1 워드 라인, 제1 비트 라인, 및 제2 선택 트랜지스터와 연결되는 제1 선택 트랜지스터;제2 워드 라인, 제2 비트 라인 및 상기 제1 선택 트랜지스터와 연결되는 제2 선택 트랜지스터;상기 제2 비트라인 및 입력과 연결되는 PMOS 트랜지스터; 및상기 제1 선택 트랜지스터와 연결되는 다이오드를 포함하되,상기 제1 비트 라인은 출력과 연결되고, 상기 제2 비트 라인은 상기 PMOS 트랜지스터를 통해 상기 입력과 연결되며, 상기 제1 워드 라인은 상기 제2 워드 라인과 직교하여 배치되고, 상기 다이오드는 상기 제1 선택 트랜지스터와 상기 제1 비트 라인 사이에 배치되는 가중치 비트폭을 탄력적으로 적용할 수 있는 가중치 셀
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15
제 14항에 있어서,상기 PMOS 트랜지스터는 스위치를 포함하는 가중치 비트폭을 탄력적으로 적용할 수 있는 가중치 셀
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16
제 14항에 있어서,상기 제1 선택 트랜지스터는 CMOS 트랜지스터, 이온 기반(ion-based) 트랜지스터, 산화물 트랜지스터, 플로팅 게이트(FG) 트랜지스터, 강유전체 트랜지스터 및 TFT를 포함하는 가중치 비트폭을 탄력적으로 적용할 수 있는 가중치 셀
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제1 워드 라인, 출력 라인, 및 선택 트랜지스터와 연결되는 해상도 제어(resolution control) 트랜지스터; 및제2 워드 라인, 입력 라인 및 상기 해상도 제어 트랜지스터와 연결되는 선택 트랜지스터를 포함하되,상기 제2 워드 라인은 상기 입력 라인과 직교하여 배치되는 가중치 비트폭을 탄력적으로 적용할 수 있는 가중치 셀
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제 17항에 있어서,상기 입력 라인에 인가되는 전압은 직류 전압이고, 상기 제1 워드 라인에 인가되는 전압은 가중치를 결정하는 전압 펄스인 가중치 비트폭을 탄력적으로 적용할 수 있는 가중치 셀
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19
제 17항에 있어서,상기 입력 라인에 인가되는 전압은 가중치를 결정하는 전압 펄스이고, 상기 제1 워드 라인에 인가되는 전압은 직류 전압인 가중치 비트폭을 탄력적으로 적용할 수 있는 가중치 셀
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