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반도체 패키지 및 반도체 장치

  • 기술번호 : KST2020017216
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 개시의 일 실시예에 따른 반도체 패키지는 반도체 칩 및 상기 반도체 칩 상에 있고, 상면이 외부에 노출된 폴리디메틸실록산 층을 포함할 수 있다. 반도체 패키지는 폴리디메틸실록산 층을 포함할 수 있어서, 반도체 패키지의 진공 상태에서 방열 성능이 개선될 수 있다.
Int. CL H01L 23/373 (2006.01.01) H01L 23/34 (2006.01.01) H01L 23/29 (2006.01.01) C08L 83/04 (2006.01.01)
CPC H01L 23/3737(2013.01) H01L 23/34(2013.01) H01L 23/296(2013.01) C08L 83/04(2013.01)
출원번호/일자 1020190071776 (2019.06.17)
출원인 삼성전자주식회사, 한국과학기술원
등록번호/일자
공개번호/일자 10-2020-0143994 (2020.12.28) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 공개
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 N
심사청구항수 10

출원인

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번호 이름 국적 주소
1 삼성전자주식회사 대한민국 경기도 수원시 영통구
2 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 이응창 대전광역시 유성구
2 이봉재 대전광역시 유성구
3 강희엽 서울특별시 서초구
4 양해정 경기도 수원시 영통구
5 오영록 서울특별시 송파구
6 이기택 경기도 화성시 노작로 ***

대리인

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번호 이름 국적 주소
1 리앤목특허법인 대한민국 서울 강남구 언주로 **길 **, *층, **층, **층, **층(도곡동, 대림아크로텔)

최종권리자

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번호 이름 국적 주소
최종권리자 정보가 없습니다
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2019.06.17 수리 (Accepted) 1-1-2019-0618577-53
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
반도체 칩; 및상기 반도체 칩 상에 1 마이크로미터 내지 300 마이크로미터의 두께를 가지고, 상면이 외부에 노출된 폴리디메틸실록산(polydimethylsiloxane, PDMS) 층;을 포함하는 반도체 패키지
2 2
제1 항에 있어서,상기 폴리디메틸실록산 층의 측면은 상기 반도체 칩의 측면과 자기 정렬되고,상기 폴리디메틸실록산 층은 1 마이크로미터 내지 200 마이크로미터의 두께를 가지는 것을 특징으로 하는 반도체 패키지
3 3
제1 항에 있어서,상기 반도체 패키지는,상기 반도체 칩 상의 프라이머; 및상기 프라이머 상의 접착제;를 더 포함하고,상기 폴리디메틸실록산 층은 상기 프라이머 상에 있고,상기 접착제는 상기 폴리디메틸실록산 층에 매립된 것을 특징으로 하는 반도체 패키지
4 4
제1 항에 있어서,상기 폴리디메틸실록산 층은 요철 구조인 것을 특징으로 하는 반도체 패키지
5 5
반도체 칩;상기 반도체 칩 상의 히트 싱크; 및상기 히트 싱크 상에 1 마이크로미터 내지 300 마이크로미터의 두께를 가지고, 상면이 외부에 노출된 폴리디메틸실록산 층;을 포함하는 반도체 패키지
6 6
제5 항에 있어서,상기 히트 싱크의 측면은 상기 반도체 칩의 측면보다 내측에 있고,상기 폴리디메틸실록산 층의 측면은 상기 히트싱크의 측면과 자기 정렬되고,상기 폴리디메틸실록산 층은,1 마이크로미터 내지 200 마이크로미터의 두께를 가지는 것을 특징으로 하는 반도체 패키지
7 7
기판;상기 기판 상에 탑재된 반도체 칩;상기 기판 상에 탑재되고, 상기 반도체 칩을 제어하도록 구성된 컨트롤러;상기 반도체 칩 및 상기 컨트롤러를 감싸는 하우징; 및상기 하우징의 내벽 상의 내부 폴리디메틸실록산 층;을 포함하고,상기 내부 폴리디메틸실록산 층은 1 마이크로미터 내지 300 마이크로미터의 두께를 가지는 것을 특징으로 하는 반도체 장치
8 8
제7 항에 있어서,상기 반도체 장치는,상기 하우징의 외벽 상의 외부 폴리디메틸실록산 층;을 포함하고,상기 외부 폴리디메틸실록산 층은 1 마이크로미터 내지 300 마이크로미터의 두께를 가지는 것을 특징으로 하는 반도체 장치
9 9
제7 항에 있어서,상기 반도체 장치는,상기 컨트롤러 상에 있고, 상면이 외부에 노출된 제1 폴리디메틸실록산 층;을 더 포함하고,상기 제1 폴리디메틸실록산 층은 1 마이크로미터 내지 300 마이크로미터의 두께를 가지는 것을 특징으로 하는 반도체 장치
10 10
제9 항에 있어서,상기 반도체 장치는,상기 컨트롤러 및 상기 제1 폴리디메틸실록산 층 사이에 개재된 히트 싱크;를 더 포함하는 것을 특징으로 하는 반도체 장치
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.