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적층 칩 패키지, 이를 포함하는 반도체 모듈 및 적층 칩 패키지의 제조 방법
- 기술번호 : KST2014047102
- 담당센터 : 대전기술혁신센터
- 전화번호 : 042-610-2279
| 요약 | 적층 칩 패키지는 제1 반도체 칩 및 제2 반도체 칩을 포함한다. 제1 반도체 칩은 제1 반도체 다이, 제1 반도체 다이에 접합되는 히트 싱크(heat sink) 및 제1 반도체 다이와 히트 싱크를 관통하는 복수의 제1 관통 실리콘 비아(Through Silicon Via; TSV)들을 구비한다. 제2 반도체 칩은 제2 반도체 다이 및 제2 반도체 다이를 관통하는 복수의 제2 TSV들을 각각 구비하고 제1 반도체 칩 상에 적층된다. 제1 반도체 다이는 서로 대향하는 제 1 면 및 제 2 면과 제 1 면 및 제 2 면을 연결하는 복수의 측면들을 구비하고, 히트 싱크는 제1 반도체 다이의 제 1 면에 접합된다. |
|---|---|
| Int. CL | H01L 23/34 (2006.01) H01L 23/12 (2006.01) |
| CPC | |
| 출원번호/일자 | 1020100130540 (2010.12.20) |
| 출원인 | 한국과학기술원 |
| 등록번호/일자 | 10-1153222-0000 (2012.05.30) |
| 공개번호/일자 | |
| 공고번호/일자 | (20120607) 문서열기 |
| 국제출원번호/일자 | |
| 국제공개번호/일자 | |
| 우선권정보 | |
| 법적상태 | 등록 |
| 심사진행상태 | 수리 |
| 심판사항 | |
| 구분 | 신규 |
| 원출원번호/일자 | |
| 관련 출원번호 | |
| 심사청구여부/일자 | Y (2010.12.20) |
| 심사청구항수 | 15 |
출원인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 한국과학기술원 | 대한민국 | 대전광역시 유성구 |
발명자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 김정호 | 대한민국 | 대전광역시 유성구 |
| 2 | 이만호 | 대한민국 | 대전광역시 유성구 |
| 3 | 박준서 | 대한민국 | 대전광역시 유성구 |
| 4 | 김주희 | 대한민국 | 대전광역시 유성구 |
대리인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 박영우 | 대한민국 | 서울특별시 강남구 논현로 ***, *층 **세기특허법률사무소 (역삼동, 세일빌딩) |
최종권리자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 한국과학기술원 | 대전광역시 유성구 |
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 [Patent Application] Patent Application |
2010.12.20 | 수리 (Accepted) | 1-1-2010-0838111-74 |
| 2 | 선행기술조사의뢰서 Request for Prior Art Search |
2012.02.14 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 3 | 선행기술조사보고서 Report of Prior Art Search |
2012.03.23 | 수리 (Accepted) | 9-1-2012-0023862-73 |
| 4 | 등록결정서 Decision to grant |
2012.05.23 | 발송처리완료 (Completion of Transmission) | 9-5-2012-0302701-46 |
| 5 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2013.02.01 | 수리 (Accepted) | 4-1-2013-5019983-17 |
| 6 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2014.12.24 | 수리 (Accepted) | 4-1-2014-5158129-58 |
| 7 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2014.12.24 | 수리 (Accepted) | 4-1-2014-5157993-01 |
| 8 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2014.12.24 | 수리 (Accepted) | 4-1-2014-5157968-69 |
| 9 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.04.24 | 수리 (Accepted) | 4-1-2019-5081392-49 |
| 10 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2020.05.15 | 수리 (Accepted) | 4-1-2020-5108396-12 |
| 11 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2020.06.12 | 수리 (Accepted) | 4-1-2020-5131486-63 |
| 번호 | 청구항 |
|---|---|
| 1 |
1 제1 반도체 다이, 상기 제1 반도체 다이에 접합되는 히트 싱크(heat sink) 및 상기 제1 반도체 다이와 상기 히트 싱크를 관통하는 복수의 제1 관통 실리콘 비아(Through Silicon Via; TSV)들을 구비하는 제1 반도체 칩; 및제2 반도체 다이 및 상기 제2 반도체 다이를 관통하는 복수의 제2 TSV들을 각각 구비하고 상기 제1 반도체 칩 상에 적층되는 복수의 제2 반도체 칩들을 포함하고,상기 제1 반도체 다이는 서로 대향하는 제 1 면 및 제 2 면과 상기 제 1 면 및 상기 제 2 면을 연결하는 복수의 측면들을 구비하고, 상기 히트 싱크는 상기 제1 반도체 다이의 제 1 면에 접합되는 적층 칩 패키지 |
| 2 |
2 제 1 항에 있어서, 상기 히트 싱크는 베이스 방열판 및 상기 베이스 방열판의 외면들 중 상기 제1 반도체 다이와 접합되는 일면에 돌출되는 복수의 방열 핀들을 포함하는 것을 특징으로 하는 적층 칩 패키지 |
| 3 |
3 제 2 항에 있어서, 상기 제1 반도체 다이의 제 1 면에는 상기 복수의 방열 핀들의 형상 및 배치에 상응하는 패턴들이 형성되는 것을 특징으로 하는 적층 칩 패키지 |
| 4 |
4 제 1 항에 있어서, 상기 제1 반도체 칩은 상기 제1 반도체 다이와 상기 히트 싱크 사이에 형성되는 전도성 접착층(conductive adhesive layer)을 더 포함하는 것을 특징으로 하는 적층 칩 패키지 |
| 5 |
5 제 1 항에 있어서, 상기 제1 반도체 칩과 상기 복수의 제2 반도체 칩들 사이에 배치되는 인터포저(interposer)를 더 포함하는 것을 특징으로 하는 적층 칩 패키지 |
| 6 |
6 제 1 항에 있어서, 상기 제1 반도체 칩은 프로세서이고, 상기 복수의 제2 반도체 칩들은 메모리 칩들인 것을 특징으로 하는 적층 칩 패키지 |
| 7 |
7 제1 반도체 다이, 상기 제1 반도체 다이를 관통하는 복수의 제1 관통 실리콘 비아(Through Silicon Via; TSV)들 및 상기 제1 반도체 다이에 접합되는 복수의 히트 싱크(heat sink)들을 구비하는 제1 반도체 칩; 및제2 반도체 다이 및 상기 제2 반도체 다이를 관통하는 복수의 제2 TSV들을 각각 구비하고 상기 제1 반도체 칩 상에 적층되는 복수의 제2 반도체 칩들을 포함하고,상기 제1 반도체 다이는 서로 대향하는 제 1 면 및 제 2 면과 상기 제 1 면 및 상기 제 2 면을 연결하는 복수의 측면들을 구비하고, 상기 복수의 히트 싱크들은 상기 제1 반도체 다이의 상응하는 복수의 측면들에 각각 접합되는 적층 칩 패키지 |
| 8 |
8 제 7 항에 있어서, 상기 복수의 히트 싱크들은 베이스 방열판 및 상기 베이스 방열판의 외면들 중 상기 제1 반도체 다이와 접합되는 일면에 돌출되는 복수의 방열 핀들을 각각 포함하는 것을 특징으로 하는 적층 칩 패키지 |
| 9 |
9 제 8 항에 있어서, 상기 제1 반도체 다이의 복수의 측면들에는 상기 복수의 방열 핀들의 형상 및 배치에 상응하는 패턴들이 각각 형성되는 것을 특징으로 하는 적층 칩 패키지 |
| 10 |
10 제 7 항에 있어서, 상기 제1 반도체 칩은 상기 제1 반도체 다이와 상기 복수의 히트 싱크들 사이에 형성되는 전도성 접착층(conductive adhesive layer)을 더 포함하는 것을 특징으로 하는 적층 칩 패키지 |
| 11 |
11 제1 반도체 다이, 상기 제1 반도체 다이에 접합되는 히트 싱크(heat sink) 및 상기 제1 반도체 다이와 상기 히트 싱크를 관통하는 복수의 제1 관통 실리콘 비아(Through Silicon Via; TSV)들을 구비하는 제1 반도체 칩을 제공하는 단계;제2 반도체 다이 및 상기 제2 반도체 다이를 관통하는 복수의 제2 TSV들을 각각 구비하는 복수의 제2 반도체 칩들을 제공하는 단계; 및상기 복수의 제2 반도체 칩들을 상기 제1 반도체 칩 상에 적층시키는 단계를 포함하고,상기 제1 반도체 다이는 서로 대향하는 제 1 면 및 제 2 면과 상기 제 1 면 및 상기 제 2 면을 연결하는 복수의 측면들을 구비하고, 상기 히트 싱크는 상기 제1 반도체 다이의 제 1 면에 접합되는 적층 칩 패키지의 제조 방법 |
| 12 |
12 제 11 항에 있어서, 상기 히트 싱크는 베이스 방열판 및 상기 베이스 방열판의 외면들 중 상기 제1 반도체 다이와 접합되는 일면에 돌출되는 복수의 방열 핀들을 포함하고,상기 제1 반도체 칩을 제공하는 단계는,상기 제1 반도체 다이의 제 1 면에 상기 복수의 방열 핀들의 형상 및 배치에 상응하는 패턴들을 형성하는 단계;상기 제1 반도체 다이의 제 1 면에 전도성 접착층(conductive adhesive layer)을 형성하는 단계;상기 제1 반도체 다이의 제 1 면에 상기 히트 싱크를 접합하는 단계; 및상기 제1 반도체 다이와 상기 히트 싱크를 관통하는 상기 복수의 제1 TSV들을 형성하는 단계를 포함하는 것을 특징으로 하는 적층 칩 패키지의 제조 방법 |
| 13 |
13 제1 반도체 다이, 상기 제1 반도체 다이를 관통하는 복수의 제1 관통 실리콘 비아(Through Silicon Via; TSV)들 및 상기 제1 반도체 다이에 접합되는 복수의 히트 싱크(heat sink)들을 포함하는 제1 반도체 칩을 제공하는 단계;제2 반도체 다이 및 상기 제2 반도체 다이를 관통하는 복수의 제2 TSV들을 각각 구비하는 복수의 제2 반도체 칩들을 제공하는 단계; 및상기 복수의 제2 반도체 칩들을 상기 제1 반도체 칩 상에 적층시키는 단계를 포함하고,상기 제1 반도체 다이는 서로 대향하는 제 1 면 및 제 2 면과 상기 제 1 면 및 상기 제 2 면을 연결하는 복수의 측면들을 구비하고, 상기 복수의 히트 싱크들은 상기 제1 반도체 다이의 상응하는 복수의 측면들에 각각 접합되는 적층 칩 패키지의 제조 방법 |
| 14 |
14 제 13 항에 있어서, 상기 복수의 히트 싱크들은 베이스 방열판 및 상기 베이스 방열판의 외면들 중 상기 제1 반도체 다이와 접합되는 일면에 돌출되는 복수의 방열 핀들을 각각 포함하고,상기 제1 반도체 칩을 제공하는 단계는,상기 제1 반도체 다이의 복수의 측면들에 상기 복수의 방열 핀들의 형상 및 배치에 상응하는 패턴들을 각각 형성하는 단계;상기 제1 반도체 다이의 복수의 측면들에 전도성 접착층(conductive adhesive layer)을 각각 형성하는 단계;상기 제1 반도체 다이의 복수의 측면들에 상기 복수의 히트 싱크들을 각각 접합하는 단계; 및상기 제1 반도체 다이를 관통하는 상기 복수의 제1 TSV들을 형성하는 단계를 포함하는 것을 특징으로 하는 적층 칩 패키지의 제조 방법 |
| 15 |
15 베이스 기판; 및상기 베이스 기판 상에 장착되는 적층 칩 패키지를 포함하고,상기 적층 칩 패키지는,제1 반도체 다이, 상기 제1 반도체 다이를 관통하는 복수의 제1 관통 실리콘 비아(Through Silicon Via; TSV)들 및 상기 제1 반도체 다이에 접합되는 적어도 하나의 히트 싱크(heat sink)를 포함하는 제1 반도체 칩; 및제2 반도체 다이 및 상기 제2 반도체 다이를 관통하는 복수의 제2 TSV들을 각각 구비하고 상기 제1 반도체 칩 상에 적층되는 복수의 제2 반도체 칩들을 포함하고,상기 제1 반도체 다이는 서로 대향하는 제 1 면 및 제 2 면과 상기 제 1 면 및 상기 제 2 면을 연결하는 복수의 측면들을 구비하고, 상기 적어도 하나의 히트 싱크는 상기 제1 반도체 다이의 제 1 면 또는 상기 제1 반도체 다이의 복수의 측면들에 접합되는 반도체 모듈 |
| 지정국 정보가 없습니다 |
|---|
| 패밀리정보가 없습니다 |
|---|
| 순번 | 연구부처 | 주관기관 | 연구사업 | 연구과제 |
|---|---|---|---|---|
| 1 | 지식경제부 | 한국과학기술원 | 산업원천기술개발사업 | 웨이퍼레벨 3차원 IC 설계 및 집적기술 |
| 공개전문 정보가 없습니다 |
|---|
- 본 등록정보는 참고용으로 법적증빙자료로 사용할 수 없습니다.
- 데이터 이관에 따른 소요기간(1일)으로 인하여 등록원부와 일부 차이가 발생할 수 있으며, 일부 정보(부기, 상세 주소 등)를 제공하지 않고 있습니다.
- 법적증빙자료로 활용하시거나 더 자세한 정보를 보시려면 등록원부를 발급받아 사용하시기 바랍니다.
| 특허 등록번호 | 10-1153222-0000 |
|---|
권리란
| 표시번호 | 사항 |
|---|---|
| 1 |
출원 연월일 : 20101220 출원 번호 : 1020100130540 공고 연월일 : 20120607 공고 번호 : 특허결정(심결)연월일 : 20120523 청구범위의 항수 : 15 유별 : H01L 23/34 발명의 명칭 : 적층 칩 패키지, 이를 포함하는 반도체 모듈 및 적층 칩 패키지의 제조 방법 존속기간(예정)만료일 : |
특허권자란
| 순위번호 | 사항 |
|---|---|
| 1 |
(권리자) 한국과학기술원 대전광역시 유성구... |
등록료란
| 제 1 - 3 년분 | 금 액 | 315,000 원 | 2012년 05월 31일 | 납입 |
| 제 4 년분 | 금 액 | 259,000 원 | 2015년 04월 29일 | 납입 |
| 제 5 - 7 년분 | 금 액 | 1,128,600 원 | 2016년 04월 27일 | 납입 |
| 제 8 년분 | 금 액 | 670,000 원 | 2019년 12월 30일 | 납입 |
| 제 9 년분 | 금 액 | 385,250 원 | 2020년 10월 15일 | 납입 |
- 본 '원본보기 서비스'는 참고용이므로, 일부 오류 및 누락이 발생할 수 있습니다.
- 정확한 서류를 확인하시려면 해당 웹사이트에서 조회하시기 바랍니다. (특허로 바로가기: http://www.patent.go.kr)
- 해당 서비스는 점검으로 인해 매주 일요일 00:00 ~ 02:00까지 이용이 중단됩니다.
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 | 2010.12.20 | 수리 (Accepted) | 1-1-2010-0838111-74 |
| 2 | 선행기술조사의뢰서 | 2012.02.14 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 3 | 선행기술조사보고서 | 2012.03.23 | 수리 (Accepted) | 9-1-2012-0023862-73 |
| 4 | 등록결정서 | 2012.05.23 | 발송처리완료 (Completion of Transmission) | 9-5-2012-0302701-46 |
| 5 | 출원인정보변경(경정)신고서 | 2013.02.01 | 수리 (Accepted) | 4-1-2013-5019983-17 |
| 6 | 출원인정보변경(경정)신고서 | 2014.12.24 | 수리 (Accepted) | 4-1-2014-5158129-58 |
| 7 | 출원인정보변경(경정)신고서 | 2014.12.24 | 수리 (Accepted) | 4-1-2014-5157993-01 |
| 8 | 출원인정보변경(경정)신고서 | 2014.12.24 | 수리 (Accepted) | 4-1-2014-5157968-69 |
| 9 | 출원인정보변경(경정)신고서 | 2019.04.24 | 수리 (Accepted) | 4-1-2019-5081392-49 |
| 10 | 출원인정보변경(경정)신고서 | 2020.05.15 | 수리 (Accepted) | 4-1-2020-5108396-12 |
| 11 | 출원인정보변경(경정)신고서 | 2020.06.12 | 수리 (Accepted) | 4-1-2020-5131486-63 |
| 기술번호 | KST2014047102 |
|---|---|
| 자료제공기관 | NTB |
| 기술공급기관 | 한국과학기술원 |
| 기술명 | 적층 칩 패키지, 이를 포함하는 반도체 모듈 및 적층 칩 패키지의 제조 방법 |
| 기술개요 |
적층 칩 패키지는 제1 반도체 칩 및 제2 반도체 칩을 포함한다. 제1 반도체 칩은 제1 반도체 다이, 제1 반도체 다이에 접합되는 히트 싱크(heat sink) 및 제1 반도체 다이와 히트 싱크를 관통하는 복수의 제1 관통 실리콘 비아(Through Silicon Via; TSV)들을 구비한다. 제2 반도체 칩은 제2 반도체 다이 및 제2 반도체 다이를 관통하는 복수의 제2 TSV들을 각각 구비하고 제1 반도체 칩 상에 적층된다. 제1 반도체 다이는 서로 대향하는 제 1 면 및 제 2 면과 제 1 면 및 제 2 면을 연결하는 복수의 측면들을 구비하고, 히트 싱크는 제1 반도체 다이의 제 1 면에 접합된다. |
| 개발상태 | 기술개발완료 |
| 기술의 우수성 | |
| 응용분야 | 기타 반도체 |
| 시장규모 및 동향 | |
| 희망거래유형 | 기술매매,라이센스, |
| 사업화적용실적 | |
| 도입시고려사항 |
| 과제고유번호 | 1415107582 |
|---|---|
| 세부과제번호 | KI002134 |
| 연구과제명 | 웨이퍼레벨 3차원 IC 설계 및 집적기술 |
| 성과구분 | 출원 |
| 부처명 | 지식경제부 |
| 연구관리전문기관명 | 한국산업기술평가관리원 |
| 연구주관기관명 | 한국과학기술원 |
| 성과제출연도 | 2010 |
| 연구기간 | 200903~201302 |
| 기여율 | 1 |
| 연구개발단계명 | 기초연구 |
| 6T분류명 | IT(정보기술) |
| 과제고유번호 | 1415122249 |
|---|---|
| 세부과제번호 | KI002134 |
| 연구과제명 | 웨이퍼레벨 3차원 IC 설계 및 집적기술 |
| 성과구분 | 등록 |
| 부처명 | 지식경제부 |
| 연구관리전문기관명 | 한국산업기술평가관리원 |
| 연구주관기관명 | 한국과학기술원 |
| 성과제출연도 | 2012 |
| 연구기간 | 200903~201302 |
| 기여율 | 1 |
| 연구개발단계명 | 기초연구 |
| 6T분류명 | IT(정보기술) |
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| [KST2015118203][한국과학기술원] | 측면을 이용한 칩 적층방법, 이에 의하여 적층된 칩 어셈블리 및 이를 위한 칩 제조방법 | 새창보기 |
| [KST2017009580][한국과학기술원] | 전자 소자의 패키징 방법(PACKAGING METHOD OF ELECTRONIC DEVICE) | 새창보기 |
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| [KST2015114241][한국과학기술원] | 플랫형 열 분산기의 제조 방법 | 새창보기 |
| [KST2015114027][한국과학기술원] | 3차원 적층 패키지 및 그 제조방법 | 새창보기 |
| [KST2015115247][한국과학기술원] | 단차를 가진 중공 구조가 형성된 전도성 범프 수용 구조체 제조 방법과 전도성 범프 구조체 제조 방법, 이에 의하여 제조된 전도성 범프 수용 구조체 및 이를 이용한 칩간 접속 방법 | 새창보기 |
| [KST2014046850][한국과학기술원] | 플립칩 본딩을 통한 3차원 적층 패키지 및 그 제조방법 | 새창보기 |
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