| 1 |
1
컨벌루션 신경망 네트워크에 있어서,입력 데이터를 수신하도록 설정된 입력 계층;상기 수신된 입력 데이터에 대응하는 출력 데이터를 출력하도록 설정된 출력 계층; 및상기 입력 계층 및 상기 출력 계층 사이에 위치하는 복수의 은닉 계층들을 포함하고,상기 복수의 은닉 계층들 중 적어도 하나는,이전의 계층적 단계에서 추출된 이전의 특성 정보에 기반하여 채널 방향에서의 고속화 변환 연산을 수행하여 특성 정보를 추출하도록 설정된 컨벌루션 네트워크 모듈을 포함하는 것을 특징으로 하는 컨벌루션 신경망 네트워크
|
| 2 |
2
제1항에 있어서,상기 컨벌루션 네트워크 모듈은,학습이 필요 없는 가중치들을 이용하여 상기 채널 방향에서의 고속화 변환 연산을 수행하도록 설정된 것을 특징으로 하는 컨벌루션 신경망 네트워크
|
| 3 |
3
제1항에 있어서,상기 복수의 은닉 계층들은,상기 입력 데이터에 기반하여 낮은 계층적 단계에서의 제1 특성 정보를 추출하도록 설정된 제1 컨벌루션 네트워크 모듈,상기 제1 특성 정보에 기반하여 중간 계층적 단계에서의 제2 특성 정보를 추출하도록 설정된 제2 컨벌루션 네트워크 모듈, 및상기 제2 특성 정보에 기반하여 높은 계층적 단계에서의 제3 특성 정보를 추출하도록 설정된 제3 컨벌루션 네트워크 모듈을 포함하고,상기 제3 컨벌루션 네트워크 모듈은, 상기 제2 특성 정보에 대하여 상기 채널 방향에서의 고속화 변환 연산을 수행하여 상기 제3 특성 정보를 추출하도록 설정된 것을 특징으로 하는 컨벌루션 신경망 네트워크
|
| 4 |
4
제3항에 있어서,상기 제1 컨벌루션 네트워크 모듈은, 상기 입력 데이터에 대하여 공간 방향에서의 분리 가능한 컨벌루션 연산 및 채널 방향에서의 일차원 점별 컨벌루션 연산을 수행하여 상기 제1 특성 정보를 추출하도록 설정되고,상기 제2 컨벌루션 네트워크 모듈은, 상기 제1 특성 정보에 대하여 공간 방향에서의 분리 가능한 컨벌루션 연산 및 채널 방향에서의 일차원 점별 컨벌루션을 수행하여 상기 제2 특성 정보를 추출하도록 설정된 것을 특징으로 하는 컨벌루션 신경망 네트워크
|
| 5 |
5
제2항에 있어서,상기 제3 컨벌루션 네트워크 모듈은, 상기 제2 특성 정보에 대하여 공간 방향에서의 분리 가능한 컨벌루션 연산을 수행하도록 더 설정된 것을 특징으로 하는 컨벌루션 신경망 네트워크
|
| 6 |
6
제3항에 있어서,상기 제3 컨벌루션 네트워크 모듈은, 채널 분리 연산, 배치 단위의 정규화 연산, 채널 통합 연산 또는 채널 혼합 연산 중 적어도 하나를 수행하도록 더 설정된 것을 특징으로 하는 컨벌루션 신경망 네트워크
|
| 7 |
7
제1항에 있어서,상기 채널 방향에서의 고속화 변환 연산은,일차원 이산 월시-하다마드 변환 연산 또는 일차원 이산 코사인 변환 연산 중 적어도 하나를 포함하는 것을 특징으로 하는 컨벌루션 신경망 네트워크
|
| 8 |
8
제7항에 있어서,상기 일차원 이산 월시-하다마드 변환 연산은,에 따라 정의되는 것을 특징으로 하는 컨벌루션 신경망 네트워크
|
| 9 |
9
제7항에 있어서,상기 일차원 이산 코사인 변환 연산은,에 따라 정의되는 것을 특징으로 하는 컨벌루션 신경망 네트워크
|
| 10 |
10
제7항에 있어서,상기 일차원 이산 월시-하다마드 변환 연산은,고속화 DWHT 알고리즘에 기반한 연산을 포함하는 것을 특징으로 하는 컨벌루션 신경망 네트워크
|
| 11 |
11
전자 장치에 있어서,메모리; 및적어도 하나의 프로세서를 포함하고,상기 메모리는, 실행될 때, 상기 적어도 하나의 프로세서가:입력 특징 맵을 수신하고상기 입력 특징 맵의 개수가 출력 특징 맵의 개수보다 큰지 여부를 판단하고,상기 입력 특징 맵의 개수가 상기 출력 특징 맵의 개수보다 크다고 판단되면, 짝수번째 인덱스를 가지는 채널 요소들과 홀수번째 인덱스를 가지는 채널 요소들 에 대하여, 요소별로 덧셈 연산을 한 값과 뺄셈 연산을 한 값은 각각 앞에서부터 N/2번째의 채널 요소들과 N/2번째부터 마지막 번째까지의 채널 요소들로 대체하도록 하는 인스트럭션들을 저장하도록 설정된 것을 특징으로 하는 전자 장치
|
| 12 |
12
제11항에 있어서,상기 인스트럭션들은, 상기 적어도 하나의 프로세서가:상기 입력 특징 맵의 개수가 상기 출력 특징 맵의 개수보다 크다고 판단되면, 채널 축에 대하여 상기 입력 특징 맵에 대하여 0값을 패딩하도록 하는 것을 특징으로 하는 전자 장치
|
| 13 |
13
제11항에 있어서,상기 인스트럭션들은, 상기 적어도 하나의 프로세서가:상기 입력 특징 맵의 개수보다 상기 출력 특징 맵의 개수가 작다고 판단되면, 채널 요소에 대하여 앞에서부터 출력 특징 맵 개수까지를 제외한 채널 요소들을 절삭하도록 하는 것을 특징으로 하는 전자 장치
|
| 14 |
14
전자 장치를 제어하는 방법에 있어서,입력 특징 맵을 수신하는 단계;와상기 입력 특징 맵의 개수가 출력 특징 맵 개수보다 큰지 여부를 판단하는 단계와;상기 입력 특징 맵의 개수가 출력 특징 맵 개수보다 크다고 판단되면, 짝수번째 인덱스를 가지는 채널 요소들과 홀수번째 인덱스를 가지는 채널 요소들에 대하여, 요소별로 덧셈 연산을 한 값과 뺄셈 연산을 한 값은 각각 앞에서부터 N/2번째의 채널 요소들과 N/2번째부터 마지막 번째까지의 채널 요소들로 대체하는 단계를 포함하는 것을 특징으로 하는 방법
|
| 15 |
15
제14항에 있어서,상기 입력 특징 맵의 개수가 상기 출력 특징 맵 개수보다 크다고 판단되면, 채널 축에 대하여 상기 입력 특징 맵에 대하여 0값을 패딩하는 단계를 더 포함하는 것을 특징으로 하는 방법
|
| 16 |
16
제14항에 있어서,입력 특징 맵의 개수보다 출력 특징 맵의 개수가 작다고 판단되면, 채널 요소에 대하여 앞에서부터 출력 특징 맵 개수까지를 제외한 채널 요소들을 절삭하는 단계를 더 포함하는 것을 특징으로 하는 방법
|
