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제 1 데이터를 제 1 프로세서로 전송하고, 상기 제 1 프로세서로부터 제 2 데이터를 제공받는 데이터플로우 컨트롤러;외부 메모리로부터 상기 제 1 데이터를 제공받아 상기 데이터플로우 컨트롤러로 전송하고, 상기 데이터플로우 컨트롤러로부터 상기 제 2 데이터를 제공받아 상기 외부 메모리로 전송하는 외부 DMA(direct memory access) 컨트롤러;상기 데이터플로우 컨트롤러 및 상기 외부 DMA 컨트롤러 사이에서 전송되는 상기 제 1 데이터 또는 상기 제 2 데이터를 저장하는 스크래치패드 메모리;상기 스크래치패드 메모리로부터 상기 외부 메모리로 전송될 데이터를 압축하고, 상기 외부 메모리로부터 상기 스크래치패드 메모리로 전송된 데이터를 압축 해제하는 압축/압축 해제 장치; 및상기 데이터플로우 컨트롤러 및 상기 외부 DMA 컨트롤러 사이의 데이터 전송과 관련된 전송 상태 정보를 저장하는 전송 상태 버퍼를 포함하는 캐시
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제 1 항에 있어서,상기 스크래치패드 메모리는 전처리 또는 후처리가 필요한 데이터를 상기 외부 메모리로부터 제 2 프로세서로 전송하고, 상기 제 2 프로세서로부터 전처리된 데이터 또는 후처리된 데이터를 제공받는 캐시
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제 1 항에 있어서,상기 제 1 데이터는 특징(feature) 데이터 또는 커널(kernel) 데이터이고, 상기 제 2 데이터는 상기 제 1 프로세서에 의해 수행된 연산의 결과인 캐시
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제 1 항에 있어서,상기 전송 상태 버퍼는 제 1 정보 및 제 2 정보를 저장하되,상기 제 1 정보는 상기 데이터플로우 컨트롤러가 상기 스크래치패드 메모리에 쓸 데이터의 양, 상기 데이터플로우 컨트롤러가 상기 스크래치패드 메모리에 데이터를 쓸 제 1 쓰기 주소를 나타내고,상기 제 2 정보는 상기 외부 DMA 컨트롤러가 상기 스크래치패드 메모리에 쓸 데이터의 양, 상기 외부 DMA 컨트롤러가 상기 스크래치패드 메모리에 데이터를 쓸 제 2 쓰기 주소를 나타내는 캐시
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제 4 항에 있어서,상기 제 1 정보는 상기 외부 DMA 컨트롤러가 상기 스크래치패드 메모리로부터 읽을 데이터의 양, 및 상기 외부 DMA 컨트롤러가 상기 스크래치패드 메모리로부터 데이터를 읽을 제 1 읽기 주소를 나타내고,상기 제 2 정보는 상기 데이터플로우 컨트롤러가 상기 스크래치패드 메모리로부터 읽을 데이터의 양, 및 상기 데이터플로우 컨트롤러가 상기 스크래치패드 메모리로부터 데이터를 읽을 제 2 읽기 주소를 나타내는 캐시
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제 5 항에 있어서,상기 데이터플로우 컨트롤러는 상기 외부 DMA 컨트롤러로 전송할 데이터를 상기 스크래치패드 메모리의 상기 제 1 쓰기 주소에 쓰고, 상기 스크래치패드 메모리의 상기 제 2 읽기 주소로부터 상기 외부 DMA 컨트롤러로부터 제공받은 데이터를 읽고,상기 외부 DMA 컨트롤러는 상기 데이터플로우 컨트롤러로 전송할 데이터를 상기 스크래치패드 메모리의 상기 제 2 쓰기 주소에 쓰고, 상기 스크래치패드 메모리의 상기 제 1 읽기 주소로부터 상기 데이터플로우 컨트롤러로부터 제공받은 데이터를 읽는 캐시
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제 1 항에 있어서,상기 스크래치패드 메모리는 복수의 메모리들을 포함하고,상기 복수의 메모리들 각각에 순서대로 데이터가 저장되는 캐시
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제 7 항에 있어서,상기 스크래치패드 메모리는 상기 데이터가 저장된 순서에 따라 데이터 읽기 동작을 수행하는 캐시
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제 7 항에 있어서,상기 스크래치패드 메모리는 상기 데이터가 저장된 순서에 관계없이 데이터 읽기 동작을 수행하는 캐시
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제 2 항에 있어서,상기 제 1 프로세서는 중앙 처리 장치(CPU), 그래픽 처리 장치(GPU), 신경망 처리 장치(NPU), 가속 처리 장치(APU), 또는 텐서 처리 장치(TPU) 중 적어도 하나를 포함하고, 그리고상기 제 2 프로세서는 범용 프로세서인 캐시
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