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디지털의 데이터 신호를 입력 받아 아날로그의 데이터 전압으로 변환하는 디지털 아날로그 컨버터;상기 데이터 전압을 버퍼링하여 출력하는 버퍼; 및상기 데이터 신호의 이전 라인 데이터 및 상기 데이터 신호의 현재 라인 데이터를 기초로 상기 버퍼의 파라미터를 결정하는 버퍼 제어부를 포함하는 데이터 구동부
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제1항에 있어서, 상기 버퍼 제어부는 상기 이전 라인 데이터 및 상기 현재 라인 데이터의 차이를 계산하는 서브트랙터인 것을 특징으로 하는 데이터 구동부
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제1항에 있어서, 상기 버퍼 제어부는 이전 라인 데이터 및 상기 데이터 신호의 현재 라인 데이터를 기초로 상기 버퍼의 바이어스 전류를 결정하는 것을 특징으로 하는 데이터 구동부
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제3항에 있어서, 상기 버퍼는 제1 전원 전압 단자와 제1 노드 사이에 연결되며 제1 바이어스 전류를 갖는 제1 전류원; 상기 제1 전원 전압 단자와 상기 제1 노드 사이에 연결되며 상기 제1 바이어스 전류와 상이한 제2 바이어스 전류를 갖는 제2 전류원; 및 상기 제2 전류원과 상기 제1 노드 사이에 연결되는 제1 스위치를 포함하는 것을 특징으로 하는 데이터 구동부
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제4항에 있어서, 상기 버퍼는 제2 노드와 제2 전원 전압 단자 사이에 연결되며 상기 제1 바이어스 전류를 갖는 제1-2 전류원;상기 제2 노드와 상기 제2 전원 전압 단자 사이에 연결되며 상기 제2 바이어스 전류를 갖는 제2-2 전류원; 및 상기 제2 노드와 상기 제2-2 전류원 사이에 연결되는 제1-2 스위치를 더 포함하는 것을 특징으로 하는 데이터 구동부
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제4항에 있어서, 상기 버퍼는 상기 제1 전원 전압 단자와 상기 제1 노드 사이에 연결되며 상기 제1 바이어스 전류 및 상기 제2 바이어스 전류와 상이한 제3 바이어스 전류를 갖는 제3 전류원; 및 상기 제3 전류원과 상기 제1 노드 사이에 연결되는 제2 스위치를 더 포함하는 것을 특징으로 하는 데이터 구동부
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7
제6항에 있어서, 상기 버퍼는 상기 제2 노드와 상기 제2 전원 전압 단자 사이에 연결되며 상기 제3 바이어스 전류를 갖는 제3-2 전류원; 및 상기 제2 노드와 상기 제3-2 전류원 사이에 연결되는 제2-2 스위치를 더 포함하는 것을 특징으로 하는 데이터 구동부
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8
제3항에 있어서, 상기 버퍼는 입력 전압을 수신하는 차동 입력부;상기 차동 입력부에 바이어스 전류를 제공하는 전원부;상기 입력 전압을 증폭하는 증폭부; 및상기 증폭된 입력 전압을 출력 전압으로 출력하는 출력부를 포함하는 것을 특징으로 하는 데이터 구동부
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9
제8항에 있어서, 상기 차동 입력부는 제1 입력 단자에 연결되는 제1 P형 트랜지스터;상기 제1 입력 단자에 연결되는 제1 N형 트랜지스터;제2 입력 단자에 연결되고 상기 제1 P형 트랜지스터에 연결되는 제2 P형 트랜지스터; 및상기 제2 입력 단자에 연결되고 상기 제1 N형 트랜지스터에 연결되는 제2 N형 트랜지스터를 포함하는 것을 특징으로 하는 데이터 구동부
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10
제9항에 있어서, 상기 전원부는제1 전원 전압 단자와 제1 노드 사이에 연결되며 제1 바이어스 전류를 갖는 제1 전류원;상기 제1 전원 전압 단자와 상기 제1 노드 사이에 연결되며 상기 제1 바이어스 전류와 상이한 제2 바이어스 전류를 갖는 제2 전류원; 상기 제2 전류원과 상기 제1 노드 사이에 연결되는 제1 스위치;제2 노드와 제2 전원 전압 단자 사이에 연결되며 상기 제1 바이어스 전류를 갖는 제1-2 전류원; 상기 제2 노드와 상기 제2 전원 전압 단자 사이에 연결되며 상기 제2 바이어스 전류를 갖는 제2-2 전류원; 및 상기 제2 노드와 상기 제2-2 전류원 사이에 연결되는 제1-2 스위치를 포함하고, 상기 제1 P형 트랜지스터 및 상기 제2 P형 트랜지스터는 상기 제1 노드에서 연결되며,상기 제1 N형 트랜지스터 및 상기 제2 N형 트랜지스터는 상기 제2 노드에서 연결되는 것을 특징으로 하는 데이터 구동부
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제10항에 있어서, 상기 증폭부는 제1 전압을 입력받는 제7 P형 트랜지스터 및 제8 P형 트랜지스터;제2 전압을 입력받는 제7 N형 트랜지스터 및 제8 N형 트랜지스터;상기 제1 전원 전압 단자와 상기 제7 P형 트랜지스터 사이에서 서로 직렬로 연결되는 제3 P형 트랜지스터 및 제5 P형 트랜지스터;상기 제1 전원 전압 단자와 상기 제8 P형 트랜지스터 사이에서 서로 직렬로 연결되는 제4 P형 트랜지스터 및 제6 P형 트랜지스터;상기 제7 N형 트랜지스터와 상기 제2 전원 전압 단자 사이에서 서로 직렬로 연결되는 제3 N형 트랜지스터 및 제5 N형 트랜지스터; 및상기 제8 N형 트랜지스터와 상기 제2 전원 전압 단자 사이에서 서로 직렬로 연결되는 제4 N형 트랜지스터 및 제6 N형 트랜지스터를 포함하는 것을 특징으로 하는 데이터 구동부
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제11항에 있어서, 상기 출력부는 상기 제1 전원 전압 단자와 출력 단자 사이에 연결되는 제9 P형 트랜지스터;상기 출력 단자와 상기 제2 전원 전압 단자 사이에 연결되는 제9 N형 트랜지스터;상기 제4 P형 트랜지스터 및 상기 제6 P형 트랜지스터에 연결되는 제1 전극 및 상기 출력 단자에 연결되는 제2 전극을 포함하는 제1 캐패시터; 및 상기 제4 N형 트랜지스터 및 상기 제6 N형 트랜지스터에 연결되는 제1 전극 및 상기 출력 단자에 연결되는 제2 전극을 포함하는 제2 캐패시터를 포함하는 것을 특징으로 하는 데이터 구동부
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제1항에 있어서, 상기 현재 라인 데이터를 입력 받고 1 라인 시간동안 지연시켜 상기 이전 라인 데이터를 생성하고, 상기 이전 라인 데이터를 상기 버퍼 제어부로 출력하는 메모리를 더 포함하는 것을 특징으로 하는 데이터 구동부
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제13항에 있어서, 상기 메모리는 플립플롭인 것을 특징으로 하는 데이터 구동부
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제1항에 있어서, 상기 현재 라인 데이터는 N 비트를 갖고, 상기 버퍼 제어부는 상기 현재 라인 데이터의 상위 M 비트와 상기 이전 라인 데이터의 상위 M 비트를 비교하며,N은 자연수이고, M은 N보다 작은 자연수인 것을 특징으로 하는 데이터 구동부
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입력 영상 데이터를 기초로 영상을 표시하는 표시 패널;상기 입력 영상 데이터를 기초로 디지털의 데이터 신호를 생성하는 구동 제어부;상기 데이터 신호를 입력 받아 아날로그의 데이터 전압으로 변환하는 디지털 아날로그 컨버터 및 상기 데이터 전압을 버퍼링하여 상기 표시 패널에 출력하는 버퍼를 포함하는 데이터 구동부; 및상기 데이터 신호의 이전 라인 데이터 및 상기 데이터 신호의 현재 라인 데이터를 기초로 상기 버퍼의 파라미터를 결정하는 버퍼 제어부를 포함하는 표시 장치
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제16항에 있어서, 상기 버퍼 제어부는 이전 라인 데이터 및 상기 데이터 신호의 현재 라인 데이터를 기초로 상기 버퍼의 바이어스 전류를 결정하는 것을 특징으로 하는 표시 장치
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제17항에 있어서, 상기 버퍼 제어부는 상기 데이터 구동부 내에 배치되는 것을 특징으로 하는 표시 장치
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제17항에 있어서, 상기 버퍼 제어부는 상기 구동 제어부 내에 배치되는 것을 특징으로 하는 표시 장치
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입력 영상 데이터를 기초로 디지털의 데이터 신호를 생성하는 단계;상기 데이터 신호의 이전 라인 데이터 및 상기 데이터 신호의 현재 라인 데이터를 기초로 버퍼의 바이어스 전류를 결정하는 단계;상기 데이터 신호를 입력 받아 아날로그의 데이터 전압으로 변환하는 단계; 및상기 바이어스 전류로 상기 데이터 전압을 버퍼링하여 표시 패널에 출력하는 단계를 포함하는 표시 패널의 구동 방법
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