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입력 데이터를 입력 받는 데이터 입력부;상기 입력 데이터의 AES(ADVANCED ENCRYPTION STANDARD) 암호화 수행하기 위해 상기 입력 데이터에 상응하는 입력 팔차 유한체를 두 개의 제1 사차 유한체들로 분할하고, 양자 회로 상의 양자 게이트의 회로 깊이 값(T-DEPTH)과 큐비트 소모량을 고려하여 상기 제1 사차 유한체들에 대한 곱셈 역원 연산을 수행하는 곱셈 역원 연산부; 및상기 곱셈 역원 연산을 수행한 결과 데이터를 출력하는 데이터 출력부;를 포함하는 것을 특징으로 하는 곱셈 역원 연산 장치
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청구항 1에 있어서,상기 곱셈 역원 연산부는상기 제1 사차 유한체들을 상기 양자 게이트의 회로 깊이 값(T-DEPTH)과 상기 큐비트 소모량을 고려하여 구성된 세 개의 이차 곱셈 연산기들을 이용하여 제2 사차 유한체로 곱셈 연산하는 제1 사차 곱셈 연산부를 포함하는 것을 특징으로 하는 곱셈 역원 연산 장치
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청구항 2에 있어서,상기 곱셈 역원 연산부는상기 제2 사차 유한체로부터 분할된 두 개의 제2 이차 유한체들을 상기 세 개의 이차 곱셈 연산기들을 이용하여 상기 제2 이차 유한체의 곱셈 역원을 연산하는 사차 곱셈 역원 연산부;를 더 포함하는 것을 특징으로 하는 곱셈 역원 연산 장치
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청구항 3에 있어서,상기 곱셈 역원 연산부는상기 제1 사차 유한체들 중 어느 하나와 상기 제2 이차 유한체의 곱셈 역원을 상기 세 개의 이차 곱셈 연산기들을 이용하여 제3 사차 유한체로 곱셈 연산하는 제2 사차 곱셈 연산부; 및상기 제1 사차 유한체들 중 다른 하나와 상기 제2 이차 유한체의 곱셈 역원을 상기 세 개의 이차 곱셈 연산기들을 이용하여 제4 사차 유한체로 곱셈 연산하는 제3 사차 곱셈 연산부;를 더 포함하는 것을 특징으로 하는 곱셈 역원 연산 장치
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청구항 4에 있어서,상기 곱셈 역원 연산부는상기 제3 사차 유한체와 상기 제4 사차 유한체를 조합하여 아핀 변환한 출력 8차 유한체를 출력하는 아핀 변환부;를 더 포함하는 것을 특징으로 하는 곱셈 역원 연산 장치
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청구항 2에 있어서,상기 세 개의 이차 곱셈 연산기들은각각의 이차 곱셈 연산기에 포함된 양자 게이트의 회로 깊이 값(T-DEPTH)과 큐비트 소모량에 기반하여 상기 양자 게이트의 개수, 종류 및 배치가 결정되는 것을 특징으로 하는 곱셈 역원 연산 장치
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청구항 6에 있어서,상기 이차 곱셈 연산기는토폴리(TOFFOLI) 게이트 및 엔드(AND) 게이트 중 적어도 하나를 포함하는 것을 특징으로 하는 곱셈 역원 연산 장치
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청구항 7에 있어서,상기 이차 곱셈 연산기는상기 양자 게이트의 회로 깊이 값(T-DEPTH)이 기설정된 값 이하 인 경우,적어도 하나의 대거(DAGGER) 연산 엔드(AND) 게이트를 포함하는 것을 특징으로 하는 곱셈 역원 연산 장치
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청구항 8에 있어서,상기 이차 곱셈 연산기는엔드(AND) 게이트 및 대거(DAGGER) 연산 엔드(AND) 게이트를 포함하는 경우, 엔드(AND) 게이트 및 대거(DAGGER) 연산 엔드(AND) 게이트 중 적어도 두 개를 더 포함하는 것을 특징으로 하는 곱셈 역원 연산 장치
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청구항 6에 있어서,상기 세 개의 이차 곱셈 연산기들은기설정된 상기 회로 깊이 값과 기설정된 상기 회로 깊이 값과 상기 큐비트 소모량을 고려하여 상기 세 개의 이차 곱셈 연산기들 중 적어도 두 개의 이차 곱셈 연산기들이 병렬 연산되는 것을 특징으로 하는 곱셈 역원 연산 장치
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곱셈 역원 연산 장치의 곱셈 역원 연산 방법에 있어서,입력 데이터를 입력 받는 단계;상기 입력 데이터의 AES(ADVANCED ENCRYPTION STANDARD) 암호화 수행하기 위해 상기 입력 데이터에 상응하는 입력 팔차 유한체를 두 개의 제1 사차 유한체들로 분할하고, 양자 회로 상의 양자 게이트의 회로 깊이 값(T-DEPTH)과 큐비트 소모량을 고려하여 상기 제1 사차 유한체들에 대한 곱셈 역원 연산을 수행하는 단계; 및상기 곱셈 역원 연산을 수행한 결과 데이터를 출력하는 단계;를 포함하는 것을 특징으로 하는 곱셈 역원 연산 방법
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청구항 11에 있어서,상기 곱셈 역원 연산을 수행하는 단계는상기 제1 사차 유한체들을 상기 양자 게이트의 회로 깊이 값(T-DEPTH)과 상기 큐비트 소모량을 고려하여 구성된 세 개의 이차 곱셈 연산기들을 이용하여 제2 사차 유한체로 곱셈 연산하는 것을 특징으로 하는 곱셈 역원 연산 방법
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청구항 12에 있어서,상기 곱셈 역원 연산을 수행하는 단계는상기 제2 사차 유한체로부터 분할된 두 개의 제2 이차 유한체들을 상기 세 개의 이차 곱셈 연산기들을 이용하여 상기 제2 이차 유한체의 곱셈 역원을 연산하는 것을 특징으로 하는 곱셈 역원 연산 방법
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청구항 13에 있어서,상기 곱셈 역원 연산을 수행하는 단계는상기 제1 사차 유한체들 중 어느 하나와 상기 제2 이차 유한체의 곱셈 역원을 상기 세 개의 이차 곱셈 연산기들을 이용하여 제3 사차 유한체로 곱셈 연산하고,상기 제1 사차 유한체들 중 다른 하나와 상기 제2 이차 유한체의 곱셈 역원을 상기 세 개의 이차 곱셈 연산기들을 이용하여 제4 사차 유한체로 곱셈 연산하는 것을 특징으로 하는 곱셈 역원 연산 방법
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청구항 12에 있어서,상기 세 개의 이차 곱셈 연산기들은각각의 이차 곱셈 연산기에 포함된 양자 게이트의 회로 깊이 값(T-DEPTH)과 큐비트 소모량에 기반하여 상기 양자 게이트의 개수, 종류 및 배치가 결정되는 것을 특징으로 하는 곱셈 역원 연산 방법
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청구항 15에 있어서,상기 이차 곱셈 연산기는토폴리(TOFFOLI) 게이트 및 엔드(AND) 게이트 중 적어도 하나를 포함하는 것을 특징으로 하는 곱셈 역원 연산 방법
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청구항 16에 있어서,상기 이차 곱셈 연산기는상기 양자 게이트의 회로 깊이 값(T-DEPTH)이 기설정된 값 이하 인 경우,적어도 하나의 대거(DAGGER) 연산 엔드(AND) 게이트를 포함하는 것을 특징으로 하는 곱셈 역원 연산 방법
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청구항 17에 있어서,상기 이차 곱셈 연산기는엔드(AND) 게이트 및 대거(DAGGER) 연산 엔드(AND) 게이트를 포함하는 경우, 엔드(AND) 게이트 및 대거(DAGGER) 연산 엔드(AND) 게이트 중 적어도 두 개를 더 포함하는 것을 특징으로 하는 곱셈 역원 연산 방법
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청구항 15에 있어서,상기 세 개의 이차 곱셈 연산기들은기설정된 상기 회로 깊이 값과 상기 큐비트 소모량을 고려하여 상기 세 개의 이차 곱셈 연산기들 중 적어도 두 개의 이차 곱셈 연산기들이 병렬 연산되는 것을 특징으로 하는 곱셈 역원 연산 장치
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양자 컴퓨터 상에서 입력 데이터의 AES(ADVANCED ENCRYPTION STANDARD) 암호화 수행하기 위해 입력된 입력 팔차 유한체로부터 분할된 두 개의 제1 사차 유한체들 중 각각을 상기 양자 게이트의 회로 깊이 값(T-DEPTH)과 상기 큐비트 소모량을 고려하여 구성된 세 개의 이차 곱셈 연산기들을 이용하여 제2 사차 유한체로 곱셈 연산하는 제1 사차 곱셈 연산기;상기 제1 사차 곱셈 연산기와 전기적으로 연결되고, 상기 제2 사차 유한체로부터 분할된 두 개의 제2 이차 유한체들을 상기 세 개의 이차 곱셈 연산기들을 이용하여 상기 제2 이차 유한체의 곱셈 역원을 연산하는 사차 곱셈 역원 연산기;상기 사차 곱셈 역원 연산기와 전기적으로 연결되고, 상기 제1 사차 유한체들 중 어느 하나와 상기 제2 이차 유한체의 곱셈 역원을 상기 세 개의 이차 곱셈 연산기들을 이용하여 제3 사차 유한체로 곱셈 연산하는 제2 사차 곱셈 연산기; 및상기 사차 곱셈 역원 연산기와 전기적으로 연결되고, 상기 제1 사차 유한체들 중 다른 하나와 상기 제2 이차 유한체의 곱셈 역원을 상기 세 개의 이차 곱셈 연산기들을 이용하여 제4 사차 유한체로 곱셈 연산하는 제3 사차 곱셈 연산기;를 포함하는 것을 특징으로 하는 곱셈 역원 연산 회로
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