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게이트로 제1 신호가 인가되며, 제1단이 제1 전원에 연결된 제1 트랜지스터;상기 제1 신호와 반대 위상의 제2 신호가 게이트로 인가되며, 제1단이 상기 제1 전원에 연결된 제2 트랜지스터;제1단이 상기 제1 트랜지스터의 제2단과 연결되고 제2단이 제1 출력 포트에 연결된 제3 트랜지스터;제1단이 상기 제2 트랜지스터의 제2단과 연결되고, 제2단이 제2 출력 포트에 연결된 제4 트랜지스터;상기 제1 트랜지스터의 제2단과 상기 제2 트랜지스터의 게이트 사이와, 제2 트랜지스터의 제2단과 제1 트랜지스터의 게이트 사이에 각각 연결되어 각 게이트로 피드백을 수행하는 한 쌍의 제1 중성화 커패시터; 및상기 제3 트랜지스터의 제2단과 제4 트랜지스터의 게이트 사이와, 제4 트랜지스터의 제2단과 제3 트랜지스터의 게이트 사이에 각각 연결되어 각 게이트로 피드백을 수행하는 한 쌍의 제2 중성화 커패시터를 포함하는 스택 구조의 차동 증폭기
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2
청구항 1에 있어서, 상기 제3 트랜지스터의 제2단 및 상기 제4 트랜지스터의 제2단은 각각 상기 제1 전원보다 높은 제2 전원에 연결된 스택 구조의 차동 증폭기
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3
청구항 1에 있어서, 상기 제3 및 제4 트랜지스터의 게이트에는 각각 직류 바이어스 전원이 인가되는 스택 구조의 차동 증폭기
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4
청구항 1에 있어서,상기 한 쌍의 제1 중성화 커패시터는,제1 트랜지스터의 드레인과 게이트 사이, 그리고 제2 트랜지스터의 드레인과 게이트 사이에 각각 형성되는 기생 커패시턴스 성분에 의한 피드백 효과를 중화하고,상기 한 쌍의 제2 중성화 커패시터는,제3 트랜지스터의 드레인과 게이트 사이, 그리고 제4 트랜지스터의 드레인과 게이트 사이에 각각 형성되는 기생 커패시턴스 성분에 의한 피드백 효과를 중화하는 스택 구조의 차동 증폭기
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5
청구항 1에 있어서, 상기 제1 중성화 커패시터는 바랙터(varactor) 소자로 형성된 스택 구조의 차동 증폭기
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6
청구항 1에 있어서, 상기 제2 중성화 커패시터는 바랙터(varactor) 소자로 형성된 스택 구조의 차동 증폭기
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7
청구항 1에 있어서,제1단이 상기 제3 트랜지스터의 제2단과 연결되고 제2단이 상기 제1 출력 포트에 연결된 제5 트랜지스터;제1단이 상기 제4 트랜지스터의 제2단과 연결되고, 제2단이 상기 제2 출력 포트에 연결된 제6 트랜지스터; 및상기 제5 트랜지스터의 제2단과 제6 트랜지스터의 게이트 사이와, 제6 트랜지스터의 제2단과 제5 트랜지스터의 게이트 사이에 각각 연결되어 각 게이트로 피드백을 수행하는 한 쌍의 제3 중성화 커패시터를 더 포함하는 스택 구조의 차동 증폭기
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8
청구항 1에 있어서,상기 제1 및 제2 트랜지스터의 상부에, 제3 및 제4 트랜지스터와 제2 중성화 커패시터를 포함한 첫 번째 스택 단부터 제2N-1 및 제2N 트랜지스터와 제N 중성화 커패시터를 포함한 N-1번째 스택 단(N은 3 이상의 정수)이 차례로 적층되며,마지막 N-1번째 스택 단의 각 트랜지스터가 상기 제1 및 제2 출력 포트와 각각 연결되는 스택 구조의 차동 증폭기
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청구항 8에 있어서, 각각의 스택 단에 포함된 각 트랜지스터의 게이트마다 직류 바이어스 전원이 인가되는 스택 구조의 차동 증폭기
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