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반도체 기판 상에서 제 1방향으로 연장되는 워드 라인들;상기 워드 라인들을 가로질러 상기 제1 방향과 교차하는 제2 방향으로 연장되는 비트 라인 구조체들;상기 워드 라인들 사이 및 상기 비트 라인 구조체들 사이에 배치되는 콘택 패드 구조체들; 및 상기 비트 라인 구조체들과 상기 콘택 패드 구조체들 사이에 배치되며, 질화 붕소막을 포함하는 스페이서들;을 포함하는 반도체 메모리 소자
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제 1항에 있어서,상기 스페이서들은 상기 비트 라인 구조체들의 일 측벽을 따라 상기 제2 방향으로 연장되는 반도체 메모리 소자
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제 1항에 있어서,상기 스페이서들은 상기 콘택 패드 구조체들의 적어도 일부를 감싸는 반도체 메모리 소자
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제 3항에 있어서,상기 스페이서들은 상기 콘택 패드 구조체들의 적어도 일부와 직접 접하는 반도체 메모리 소자
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제 1항에 있어서,상기 비트 라인 구조체들은, 상기 기판상에 순차적으로 적층된 폴리실리콘 패턴, 배리어/라이너 패턴, 금속 패턴, 및 하드 마스크 패턴을 포함하고, 상기 스페이서는, 상기 제1 방향을 기준으로 상기 폴리실리콘 패턴, 상기 배리어/라이너 패턴, 상기 금속 패턴과 중첩되는 반도체 메모리 소자
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제 5항에 있어서,상기 스페이서는,상기 폴리실리콘 패턴, 상기 배리어/라이너 패턴, 상기 금속 패턴 중 적어도 하나의 직접 접하는 반도체 메모리 소자
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제 5항에 있어서,상기 스페이서는, 상기 제1 방향을 기준으로 상기 하드 마스크 패턴의 적어도 일부와도 중첩되는 반도체 메모리 소자
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제 1항에 있어서,상기 질화 붕소막은, 100kHz 동작 주파수에서 2
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제 1항에 있어서,상기 질화 붕소막은, 비정질 및 나노 결정 중 적어도 하나를 포함하는 반도체 메모리 소자
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제 1항에 있어서,상기 질화 붕소막은, 비다공성인 반도체 메모리 소자
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제 1항에 있어서,상기 비트 라인 구조체들은, 상기 기판상에 순차적으로 적층된 폴리실리콘 패턴, 배리어/라이너 패턴, 금속 패턴, 및 하드 마스크 패턴을 포함하고, 상기 금속 패턴과 상기 하드 마스크 패턴 사이에 배치되는 캡핑층들;을 더 포함하는 반도체 메모리 소자
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제 11항에 있어서,상기 캡핑층들은 질화 붕소막을 포함하는 반도체 메모리 소자
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제 12항에 있어서,상기 캡핑층에 포함된 상기 질화 붕소막은상기 스페이서에 포함된 상기 질화 붕소막과 물성이 동일한 반도체 메모리 소자
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제 11항에 있어서,상기 캡핑층들의 단부는, 상기 스페이서들에 접하는 반도체 메모리 소자
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제 1항에 있어서,상기 워드 라인들상에 배치되는 게이트 하드 마스크 패턴; 상기 게이트 하드 마스크 패턴상에 배치되는 층간 절연막; 및 상기 층간 절연층 상에 배치되는 절연 패턴;을 더 포함하고, 상기 층간 절연막 및 상기 절연 패턴 중 적어도 하나는 질화 붕소막을 포함하는 반도체 메모리 소자
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제 15항에 있어서,상기 층간 절연막 및 상기 절연 패턴 중 적어도 하나에 포함된 질화 붕소막은, 상기 스페이서에 포함된 질화 붕소막과 물성이 동일한 반도체 메모리 소자
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제 15항에 있어서,상기 절연 패턴이 상기 질화 붕소막을 포함할 때, 상기 절연 패턴과 상기 스페이서는 일체화된 반도체 메모리 소자
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제 15항에 있어서,상기 층간 절연막은 상기 스페이서와 접하는 반도체 메모리 소자
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제 1항 내지 제 18항 중 어느 한 항에 따른 반도체 메모리 소자를 포함하는 메모리;상기 메모리에 데이터를 저장하거나 독출하는 제어기;를 포함하는 장치
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제 19항에 있어서,상기 장치는,컴퓨터, 휴대용 전자 장치, 디스플레이, 메모리 시스템 중 적어도 하나인 장치
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