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기판 상부에 전이층 및 반도체층을 순차적으로 형성하는 단계;상기 반도체층의 표면 일부를 식각하여 일정 깊이를 갖는 베리어층 영역을 형성한 후, 상기 베리어층 영역에 베리어층을 형성하는 단계;상기 반도체층과 상기 베리어층 사이의 계면을 따라 형성되는 2-DEG층을 정의할 때, 상기 반도체층의 표면에서 상부로 노출되는 상기 2-DEG층 상에 소스 및 드레인 전극을 형성하는 단계;상기 반도체층, 상기 베리어층, 상기 소스 전극 및 드레인 전극 상에 보호층을 형성하고, 상기 보호층의 일부를 식각하여, 상기 소스 전극, 상기 드레인 전극 및 상기 베리어층을 상부로 노출시키는 단계; 및상기 상부로 노출된 베리어층 상에 게이트 전극을 형성하는 단계를 포함하는 고전자 이동도 트랜지스터 소자의 제조 방법
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제1항에서, 상기 반도체층의 표면에서 상부로 노출되는 상기 2-DEG층 상에 소스 및 드레인 전극을 형성하는 단계는,상기 2-DEG층이 상기 소스 및 드레인 전극에 직접 전기적으로 연결되는 단계인 것인 고전자 이동도 트랜지스터 소자의 제조 방법
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제1항에서,상기 반도체층의 표면에서 노출되는 상기 2-DEG층 상에 소스 및 드레인 전극을 형성하는 단계는,상기 반도체층의 표면에서 상부로 노출되는 상기 2-DEG층의 양쪽 끝부분 상에 상기 소스 및 드레인 전극을 각각 형성하는 단계인 것인 고전자 이동도 트랜지스터 소자의 제조 방법
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제1항에서,상기 반도체층의 표면에서 상부로 노출되는 상기 2-DEG층 상에 소스 및 드레인 전극을 형성하는 단계는,상기 반도체층의 표면에서 상부로 노출되는 상기 2-DEG층의 양쪽 끝부분 상에 제1 및 제2 금속 패턴을 각각 형성하는 단계;급속 열처리 공정을 통해, 상기 형성된 제1 및 제2 금속 패턴을 상기 반도체층과 상기 베리어층의 내부로 확산시키는 단계; 및상기 반도체층과 상기 베리어층의 내부로 확산된 상기 제1 및 제2 금속 패턴이 상기 소스 및 드레인 전극으로서 형성되는 단계를 포함하는 고전자 이동도 트랜지스터 소자의 제조 방법
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기판 상부에 전이층 및 제1 반도체층을 순차적으로 형성하는 단계;상기 제1 반도체층의 전면에 걸쳐 베리어층을 형성하는 단계;상기 베리어층의 일부를 제거한 후, 상기 베리어층의 일부를 제거함에 따라 상부로 노출되는 상기 제1 반도체층 상에 제2 반도체층을 형성하는 단계;상기 제1 반도체층과 상기 제1 반도체층 상에 형성된 상기 제2 반도체층을 포함하는 반도체층과 상기 베리어층 사이의 계면을 따라 형성되는 2-DEG층을 정의할 때, 상기 반도체층의 표면에서 상부로 노출되는 상기 2-DEG층의 양쪽 끝부분 상에 소스 및 드레인 전극을 각각 형성하는 단계;상기 반도체층, 상기 베리어층, 상기 소스 전극 및 드레인 전극 상에 보호층을 형성하고, 상기 보호층의 일부를 식각하여, 상기 소스 전극, 상기 드레인 전극 및 상기 베리어층을 상부로 노출시키는 단계; 및상기 상부로 노출된 베리어층 상에 게이트 전극을 형성하는 단계를 포함하는 고전자 이동도 트랜지스터 소자의 제조 방법
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제5항에서,상기 반도체층의 표면에서 상부로 노출되는 상기 2-DEG층의 양쪽 끝부분 상에 소스 및 드레인 전극을 각각 형성하는 단계는상기 2-DEG층의 양쪽 끝부분이 상기 소스 및 드레인 전극에 직접 전기적으로 각각 연결되는 단계인 것인 고전자 이동도 트랜지스터 소자의 제조 방법
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제5항에서,상기 반도체층의 표면에서 상부로 노출되는 상기 2-DEG층의 양쪽 끝부분 상에 소스 및 드레인 전극을 각각 형성하는 단계는,상기 2-DEG층의 양쪽 끝부분 상에 제1 및 제2 금속 패턴을 각각 형성하는 단계;급속 열처리 공정을 통해, 상기 형성된 제1 및 제2 금속 패턴을 상기 반도체층과 상기 베리어층의 내부로 확산시키는 단계; 및상기 반도체층과 상기 베리어층의 내부로 확산된 상기 제1 및 제2 금속 패턴이 상기 소스 및 드레인 전극으로서 형성되는 단계를 포함하는 고전자 이동도 트랜지스터 소자의 제조 방법
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제5항에서,상기 제1 반도체층과 상기 제2 반도체층은 동일하거나 서로 다른 재질로 이루어진 것인 고전자 이동도 트랜지스터 소자의 제조 방법
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기판 상부에 적층된 전이층;상기 전이층의 상부에 적층된 반도체층;상기 반도체층의 표면에 일정 깊이로 형성된 홈에 적층된 베리어층;상기 반도체층과 상기 베리어층 사이의 계면을 따라 형성되는 2-DEG층을 정의할 때, 상기 반도체층의 표면에서 상부로 노출되는 상기 2-DEG층의 양쪽 끝부분 상에 적층되는 소스 및 드레인 전극;상기 반도체층과 상기 베리어층 상에 적층되고, 상기 소스 전극, 상기 드레인 전극 및 상기 소스 전극과 상기 드레인 전극 사이의 베리어층의 일부를 상부로 노출시키는 개구부를 갖는 보호층; 및상기 상부로 노출된 베리어층의 일부의 상부에 적층되는 게이트 전극 을 포함하는 고전자 이동도 트랜지스터 소자
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제9항에서,상기 2-DEG층의 양쪽 끝부분은 상기 소스 및 드레인 전극에 각각 전기적으로 직접 연결된 것인 고전자 이동도 트랜지스터 소자
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제9항에서, 상기 2-DEG층의 양쪽 끝부분은 상기 반도체층의 표면에서 상부로 노출되도록 구부러진 형상을 갖는 것인 고전자 이동도 트랜지스터 소자
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제9항에서,상기 반도체층은,상기 전이층의 상부에 적층된 제1 반도체층; 및상기 제1 반도체층의 상부에 적층되고, 상기 베리어층이 적층되는 상기 홈을 갖는 제2 반도체층을 포함하는 고전자 이동도 트랜지스터 소자
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제12항에서,상기 2-DEG층은,상기 제1 반도체층 내에서 수평 방향으로 형성되고,상기 제2 반도체층 내에서 수직 방향으로 형성되는 것인 고전자 이동도 트랜지스터 소자
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