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더블 에지 트리거(Double Edge Triggered; DET) 기반의 병렬형 SAH(Sample and Hold);브릿지 캐패시터 어레이를 포함하는 CR-DAC(Charge Redistribution Digital-to-Analog Converter);상기 SAH의 출력 신호를 입력 받아 상기 CR-DAC의 출력 신호와 비교하는 바이패스 윈도우 비교기 셋(Bypass Window Comparator Set); 및 상기 바이패스 윈도우 비교기 셋의 출력에 따라 동작하는 SAR 로직(Successive-Approximation-Register Logic)을 포함하는 SAR ADC
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제1항에 있어서,상기 SAH는, 180도 위상차를 갖는 두 개의 병렬형 SAH를 포함하고, CR-DAC의 브릿지 캐패시터 어레이의 공통 상단 플레이트에 대한 차동 입력 신호를 샘플링하는 SAR ADC
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제1항에 있어서,상기 CR-DAC는, 두 개의 병렬 투명 래치(transparent latches)에 의해 구동하는 더블 에지 트리거 플립플롭을 포함하는SAR ADC
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제1항에 있어서,상기 CR-DAC는, 이진 가중 캐패시터를 이용한 전하 재분배를 사용하는 브릿지 캐패시터 어레이를 통해 CR-DAC 충전 및 방전에 필요한 전력을 감소시키는SAR ADC
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제4항에 있어서,상기 SAR 로직은, 상기 CR-DAC가 브릿지 캐패시터 어레이를 이용함으로써 상기 SAR 로직의 스위치의 수를 감소시키는 SAR ADC
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제1항에 있어서,상기 SAR 로직은, 상기 바이패스 윈도우 비교기 셋의 출력에 따라 코어스(coarse) ADC 및 파인(fine) ADC 로서 동작하고, 파인(fine) DAC는 전체 결합 요소의 수를 줄이기 위해 이진 가중 캐패시터를 이용한 전하 재분배를 사용하는 브릿지 캐패시터 어레이에 의해 결합된 하이브리드 구조인SAR ADC
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제6항에 있어서,상기 SAR 로직은, 코어스(coarse) ADC의 출력은 파인(fine) ADC를 활성화하거나 또는 비활성화하는 컨트롤러 신호로서 작동하는 SAR ADC
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더블 에지 트리거(Double Edge Triggered; DET) 기반의 병렬형 SAH(Sample and Hold)를 통해 입력 신호를 샘플링하는 단계;브릿지 캐패시터 어레이를 포함하는 CR-DAC(Charge Redistribution Digital-to-Analog Converter)를 통해 샘플링된 디지털 신호를 아날로그로 변환하는 단계; 바이패스 윈도우 비교기 셋(Bypass Window Comparator Set)을 통해 상기 SAH의 출력 신호를 입력 받아 상기 CR-DAC의 출력 신호와 비교하는 단계; 및 상기 바이패스 윈도우 비교기 셋의 출력에 따라 SAR 로직(Successive-Approximation-Register Logic)을 통해 아날로그 신호를 디지털 신호로 변환하는 단계를 포함하는 SAR ADC의 동작 방법
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