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컴퓨터 장치에 있어서,메모리에 포함된 컴퓨터 판독가능한 명령들을 실행하도록 구성된 적어도 하나의 프로세서를 포함하고,상기 적어도 하나의 프로세서는,오픈소스 RTL(register transfer level) 설계 도구에 미실장된 기능이 HDEVS(hybrid discrete event system specification) 기반 RTL 설계 도구를 통해 추가됨에 따라 상기 오픈소스 RTL 설계 도구와 함께 시뮬레이션이 가능한 HDEVS 형태의 RTL-DEVS 시뮬레이터;반정형 형태의 데이터 형태로 기술된 RTL-DEVS 모델의 동작을 HDL(Hardware Description Language)로 변환해주는 변환기; 및상기 HDL에 대한 구문 분석 결과인 AST(Abstract Syntax Tree)의 노드 타입을 RTL-DEVS 타입으로 전환하는 구문 분석기(syntax analyzer)를 포함하는 컴퓨터 장치
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제1항에 있어서,상기 적어도 하나의 프로세서는,반정형 모델에 대한 설계 요구사항의 정의가 인자로 주어지면 상기 오픈소스 RTL 설계 도구와 상기 RTL-DEVS 시뮬레이터를 통해 통합 시뮬레이션을 제공하는 것을 특징으로 하는 컴퓨터 장치
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제1항에 있어서,상기 적어도 하나의 프로세서는,상기 오픈소스 RTL 설계 도구와 상기 RTL-DEVS 시뮬레이터를 이용한 이중 검정을 통해 모든 시뮬레이션 만족 시 합성(synthesis) 단계를 수행하는 것을 특징으로 하는 컴퓨터 장치
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제1항에 있어서,상기 구문 분석기는,타입(Type), 표현(Statement), 연산(Operation), 및 기능(Function)을 중심으로 HDL 언어인 베릴로그(Verilog)의 언어 구조를 분석하는 것을 특징으로 하는 컴퓨터 장치
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제1항에 있어서,상기 구문 분석기는,베릴로그 언어 구조를 이용한 토크나이저(Tokenizer), 베릴로그 언어 구조를 이용한 구문 파서(Syntax Parser), 및 베릴로그 언어 구조를 이용한 AST 구조를 포함하고,베릴로그 로직이 입력되면 상기 베릴로그 로직에 대한 토큰화(tokenization) 및 구문 분석을 수행한 후 AST로 변환하는 것을 특징으로 하는 컴퓨터 장치
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