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제1 내지 제4 스토리지 노드들 중 대응되는 스토리지 노드를 통해 직렬로 연결되는 피모스 트랜지스터와 엔모스 트랜지스터를 각각 포함하는 제1 내지 제4 트랜지스터 쌍들을 포함하고, 상기 제1 내지 제4 스토리지 노드들 각각은 전단의 트랜지스터 쌍의 엔모스 트랜지스터의 게이트와 후단의 트랜지스터 쌍의 피모스 트랜지스터의 게이트에 연결되는 래치 회로; 상기 제1 내지 제4 스토리지 노드들 중 적어도 두 개의 스토리지 노드들에 연결되는 서로 다른 도전형의 액세스 트랜지스터들을 포함하여, 상기 제1 내지 제4 스토리지 노드들 중 적어도 일부에 데이터 비트를 저장하거나 상기 제1 내지 제4 스토리지 노드들 중 적어도 일부에 저장된 데이터 비트들을 독출하는 액세스 회로; 및상기 액세스 회로를 제어하는 제어 회로를 포함하는 스토리지 회로
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제1항에 있어서, 상기 액세스 회로는상기 제1 스토리지 노드에 연결되는 소스, 상보 워드라인에 연결되는 게이트 및 비트라인에 연결되는 드레인을 구비하는 제1 피모스 액세스 트랜지스터; 및상기 제3 스토리지 노드에 연결되는 드레인, 워드라인에 연결되는 게이트 및 상기 비트라인에 연결되는 소스를 구비하는 제1 엔모스 액세스 트랜지스터를 포함하는 스토리지 회로
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제2항에 있어서, 상기 제어 회로는기입 동작에서는 상기 제1 피모스 액세스 트랜지스터와 상기 제1 엔모스 액세스 트랜지스터를 턴-온시켜 상기 비트라인을 통하여 제공되는 제1 데이터 비트에 기초하여 데이터 비트들을 상기 제1 내지 상기 제4 스토리지 노드들에 저장하고,독출 동작에서는 상기 제1 피모스 액세스 트랜지스터를 턴-오프시키고, 상기 제1 엔모스 액세스 트랜지스터를 턴-온시켜 상기 제3 스토리지 노드에 저장된 데이터 비트를 독출하거나, 상기 제1 피모스 액세스 트랜지스터를 턴-온시키고, 상기 제1 엔모스 액세스 트랜지스터를 턴-오프시켜 상기 제1 스토리지 노드에 저장된 데이터 비트를 독출하고,상기 제어 회로는상기 워드라인을 제1 시점에서 제2 시점까지의 제1 구간 동안 하이 레벨로 활성화시키고, 상기 상보 워드라인을 상기 제1 시점과 상기 제2 시점 사이의 제3 시점부터 상기 제2 시점까지의 제2 구간 동안 로우 레벨로 활성화시켜 상기 기입 동작을 동작을 수행하는 스토리지 회로
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제2항에 있어서, 상기 제1 트랜지스터 쌍과 상기 제2 트랜지스터 쌍은제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 이격되는 제1 액티브 패턴 및 제2 액티브 패턴; 및상기 제1 방향으로 이격되며, 상기 제2 방향으로 연장되어 상기 제1 액티브 패턴과 상기 제2 액티브 패턴 상부에 제공되는 제1 게이트 패턴과 제2 게이트 패턴을 포함하고,상기 제3 트랜지스터 쌍과 상기 제4 트랜지스터 쌍은 상기 제1 액티브 패턴과 상기 제2 액티브 패턴 각각과 상기 제1 방향으로 이격되어 상기 제1 방향으로 연장되며, 상기 제2 방향으로 이격되는 제3 액티브 패턴 및 제4 액티브 패턴; 및상기 제1 방향으로 이격되며, 상기 제2 방향으로 연장되어 상기 제3 액티브 패턴과 상기 제4 액티브 패턴 상부에 제공되는 제3 게이트 패턴과 제4 게이트 패턴을 포함하고,상기 제1 피모스 액세스 트랜지스터는상기 제3 액티브 패턴; 및상기 제4 게이트 패턴과 상기 제1 방향으로 이격되며 상기 제2 방향으로 연장되어 상기 제3 액티브 패턴 상부에 제공되는 제5 게이트 패턴을 포함하고,상기 제1 엔모스 액세스 트랜지스터는상기 제4 액티브 패턴; 및상기 제4 게이트 패턴과 상기 제1 방향으로 이격되며, 상기 제5 게이트 패턴과 상기 제2 방향으로 이격되고 상기 제2 방향으로 연장되어 상기 제4 액티브 패턴 상부에 제공되는 제6 게이트 패턴을 포함하는 스토리지 회로
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제1항에 있어서, 상기 액세스 회로는상기 제1 스토리지 노드에 연결되는 소스, 상보 워드라인에 연결되는 게이트 및 제1 비트라인에 연결되는 드레인을 구비하는 제1 피모스 액세스 트랜지스터; 및상기 제3 스토리지 노드에 연결되는 드레인, 워드라인에 연결되는 게이트 및 제2 비트라인에 연결되는 소스를 구비하는 제1 엔모스 액세스 트랜지스터를 포함하고,상기 제어 회로는기입 동작에서는 상기 제1 피모스 액세스 트랜지스터와 상기 제1 엔모스 액세스 트랜지스터를 턴-온시켜 상기 제1 비트라인과 상기 제2 비트라인을 통하여 제공되는 제1 데이터 비트에 기초하여 데이터 비트들을 상기 제1 내지 상기 제4 스토리지 노드들에 저장하고,독출 동작에서는 상기 제1 피모스 액세스 트랜지스터를 턴-오프시키고, 상기 제1 엔모스 액세스 트랜지스터를 턴-온시켜 상기 제3 스토리지 노드에 저장된 데이터 비트를 독출하는 스토리지 회로
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6
제1항에 있어서, 상기 액세스 회로는상기 제1 스토리지 노드에 연결되는 소스, 상보 워드라인에 연결되는 게이트 및 비트라인에 연결되는 드레인을 구비하는 제1 피모스 액세스 트랜지스터; 상기 제2 스토리지 노드에 연결되는 소스, 상기 상보 워드라인에 연결되는 게이트 및 상보 비트라인에 연결되는 드레인을 구비하는 제2 피모스 액세스 트랜지스터;상기 제3 스토리지 노드에 연결되는 드레인, 워드라인에 연결되는 게이트 및 상기 비트라인에 연결되는 소스를 구비하는 제1 엔모스 액세스 트랜지스터; 및상기 제4 스토리지 노드에 연결되는 드레인, 상기 워드라인에 연결되는 게이트 및 상기 상보 비트라인에 연결되는 소스를 구비하는 제2 엔모스 액세스 트랜지스터를 포함하는 스토리지 회로
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제6항에 있어서, 상기 제어 회로는기입 동작에서는 상기 제1 피모스 액세스 트랜지스터, 상기 제2 피모스 액세스 트랜지스터, 상기 제1 엔모스 액세스 트랜지스터 및 상기 제2 엔모스 액세스 트랜지스터를 턴-온시켜 상기 비트라인을 통하여 제공되는 제1 데이터 비트에 기초하여 데이터 비트들을 상기 제1 내지 상기 제4 스토리지 노드들에 저장하고,독출 동작에서는 상기 제1 피모스 액세스 트랜지스터와 상기 제2 피모스 액세스 트랜지스터를 턴-오프시키고, 상기 제1 엔모스 액세스 트랜지스터와 상기 제2 엔모스 액세스 트랜지스터를 턴-온시켜 상기 제3 스토리지 노드에 저장된 데이터 비트를 독출하고,상기 제어 회로는 상기 워드라인을 제1 시점에서 제2 시점까지의 제1 구간 동안 하이 레벨로 활성화시키고, 상기 상보 워드라인을 상기 제1 시점과 상기 제2 시점 사이의 제3 시점부터 상기 제2 시점까지의 제2 구간 동안 로우 레벨로 활성화시켜 상기 기입 동작을 동작을 수행하는 스토리지 회로
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제6항에 있어서, 상기 제1 트랜지스터 쌍과 상기 제2 트랜지스터 쌍은제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 이격되는 제1 액티브 패턴 및 제2 액티브 패턴; 및상기 제1 방향으로 이격되며, 상기 제2 방향으로 연장되어 상기 제1 액티브 패턴과 상기 제2 액티브 패턴 상부에 제공되는 제1 게이트 패턴과 제2 게이트 패턴을 포함하고,상기 제3 트랜지스터 쌍과 상기 제4 트랜지스터 쌍은 상기 제1 액티브 패턴과 상기 제2 액티브 패턴 각각과 상기 제1 방향으로 이격되어 상기 제1 방향으로 연장되며, 상기 제2 방향으로 이격되는 제3 액티브 패턴과 제4 액티브 패턴; 및상기 제1 방향으로 이격되며, 상기 제2 방향으로 연장되어 상기 제3 액티브 패턴과 상기 제4 액티브 패턴 상부에 제공되는 제3 게이트 패턴과 제4 게이트 패턴을 포함하고,상기 제1 피모스 액세스 트랜지스터는상기 제3 액티브 패턴; 및상기 제4 게이트 패턴과 상기 제1 방향으로 이격되며 상기 제2 방향으로 연장되어 상기 제3 액티브 패턴 상부에 제공되는 제5 게이트 패턴을 포함하고,상기 제1 엔모스 액세스 트랜지스터는상기 제4 액티브 패턴; 및상기 제4 게이트 패턴과 상기 제1 방향으로 이격되며, 상기 제5 게이트 패턴과 상기 제2 방향으로 이격되고 상기 제2 방향으로 연장되어 상기 제4 액티브 패턴 상부에 제공되는 제6 게이트 패턴을 포함하고,상기 제2 피모스 액세스 트랜지스터는상기 제1 액티브 패턴; 및상기 제1 게이트 패턴과 상기 제1 방향으로 이격되며 상기 제2 방향으로 연장되어 상기 제1 액티브 패턴 상부에 제공되는 제7 게이트 패턴을 포함하고,상기 제2 엔모스 액세스 트랜지스터는상기 제2 액티브 패턴; 및상기 제1 게이트 패턴과 상기 제1 방향으로 이격되며, 상기 제7 게이트 패턴과 상기 제2 방향으로 이격되고 상기 제2 방향으로 연장되어 상기 제2 액티브 패턴 상부에 제공되는 제8 게이트 패턴을 포함하는 스토리지 회로
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제1항에 있어서, 상기 액세스 회로는상기 제1 스토리지 노드에 연결되는 소스, 상보 워드라인에 연결되는 게이트 및 제1 비트라인에 연결되는 드레인을 구비하는 제1 피모스 액세스 트랜지스터; 상기 제2 스토리지 노드에 연결되는 소스, 상보 워드라인에 연결되는 게이트 및 제1 상보 비트라인에 연결되는 드레인을 구비하는 제2 피모스 액세스 트랜지스터;상기 제3 스토리지 노드에 연결되는 드레인, 워드라인에 연결되는 게이트 및 제2 비트라인에 연결되는 소스를 구비하는 제1 엔모스 액세스 트랜지스터; 및상기 제4 스토리지 노드에 연결되는 드레인, 상기 워드라인에 연결되는 게이트 및 제2 상보 비트라인에 연결되는 소스를 구비하는 제2 엔모스 액세스 트랜지스터를 포함하는 스토리지 회로
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비트라인에 병렬로 연결되며 각각이 워드라인과 상보 워드라인에 연결되는 복수의 DICE(dual interlocked storage cell) 래치들;상기 비트라인에 연결된 기입 드라이버; 및상기 워드라인과 상기 상보 워드라인을 통하여 상기 복수의 DICE 래치들 각각을 제어하는 제어 회로를 포함하고,상기 복수의 DICE 래치들 각각은 제1 내지 제4 스토리지 노드들 중 대응되는 스토리지 노드를 통해 직렬로 연결되는 피모스 트랜지스터와 엔모스 트랜지스터를 각각 포함하는 제1 내지 제4 트랜지스터 쌍들을 포함하고, 상기 제1 내지 제4 스토리지 노드들 각각은 전단의 트랜지스터 쌍의 엔모스 트랜지스터의 게이트와 후단의 트랜지스터 쌍의 피모스 트랜지스터의 게이트에 연결되는 래치 회로; 및상기 제1 내지 제4 스토리지 노드들 중 적어도 두 개의 스토리지 노드들에 연결되는 서로 다른 도전형의 액세스 트랜지스터들을 포함하여, 상기 제1 내지 제4 스토리지 노드들 중 적어도 일부에 데이터 비트들을 저장하거나 상기 제1 내지 제4 스토리지 노드들 중 적어도 일부에 저장된 데이터 비트들을 독출하는 액세스 회로를 포함하는 반도체 장치
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