| 1 |
1
그래픽 처리 장치 내부의 혼란 진원지(random source)로부터 임의성을 비트열 형태로 변환하는 임의성 포획부와,상기 포획된 임의성을 내포하는 비트열로부터 상기 혼란 진원지의 임의성을 사용하여 임의 비트(random bit)를 생성하여 출력하는 임의 비트 생성부를 포함하여 구성되며,상기 임의성은 상기 그래픽 처리 장치들의 원자 명령들(atomic instructions)을 수행하는 병렬 스레드들이 서로 공유하는 메모리의 위치에 접근하는 접근 순서로부터 획득되며,상기 원자 명령(atomic instruction)은 공유되는 메모리 접근을 배타적으로 수행하는 명령어인 것을 특징으로 하는 난수 발생 장치
|
| 2 |
2
삭제
|
| 3 |
3
제1항에 있어서,상기 임의성은 상기 그래픽 처리 프로세서들이 DRAM에 읽기/쓰기 동작을 하는 사이클과 상기 DRAM의 리프레쉬(refresh) 사이클과의 충돌 확률로부터 획득됨을 특징으로 하는 난수 발생 장치
|
| 4 |
4
제1항에 있어서,상기 임의성 포획부는,상기 포획된 임의성을 내포하는 비트열을 이전에 포획된 비트들과 비트 혼합 연산을 통해 상기 임의 비트열을 생성하는 것을 특징으로 하는 난수 발생 장치
|
| 5 |
5
제4항에 있어서,상기 비트 혼합 연산은,배타적 논리합 (Exclusive-OR : xor) 연산인 것을 특징으로 하는 난수 발생 장치
|
| 6 |
6
제1항에 있어서, 상기 임의성은 상기 공유된 메모리의 위치 개수와 단위 지연 코드 조각의 펼침 횟수 중 적어도 하나에 의해 변경됨을 특징으로 하는 난수 발생 장치
|
| 7 |
7
그래픽 처리장치 내부의 혼란 진원지(random source)로부터 임의성이 내재된 비트열을 생성하는 과정과,상기 생성된 임의성이 내재된 비트열로부터 대량의 임의 비트(random bits)를 생성하는 과정을 포함하여 이루어지며,상기 임의성은 상기 그래픽 처리 장치들의 원자 명령들(atomic instructions)을 수행하는 병렬 스레드들이 서로 공유하는 메모리의 위치에 접근하는 접근 순서로부터 획득되며,상기 원자 명령(atomic instruction)은 공유되는 메모리 접근을 배타적으로 수행하는 명령어인 것을 특징으로 하는 난수 발생 방법
|
| 8 |
8
삭제
|
| 9 |
9
제7항에 있어서,상기 임의성은 병렬 스레드들이 DRAM에 읽기/쓰기 동작을 하는 사이클과 상기 DRAM의 리프레쉬(refresh) 사이클과의 충돌 확률로부터 획득됨을 특징으로 하는 난수 발생 방법
|
| 10 |
10
제7항에 있어서,상기 임의 비트를 생성하는 과정은,상기 생성된 임의성 내재 비트열을 이전에 생성된 비트열과 배타적 논리합(Exclusive-OR : xor) 연산을 통해 상기 임의 비트를 생성하는 과정을 포함함을 특징으로 하는 난수 발생 방법
|
| 11 |
11
제7항에 있어서, 상기 임의성은 상기 공유된 메모리의 위치 개수와 단위 지연 코드 조각의 펼침 횟수 중 적어도 하나에 의해 변경됨을 특징으로 하는 난수 발생 방법
|
