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스커미온을 이용하는 논리소자로,입력부;출력부; 및상기 입력부 및 출력부 사이에 위치하며, 스커미온이 소멸할 수 있는 적어도 하나의 노치를 포함하는 연산부;를 포함하며,상기 논리소자는 인가되는 전류에 의하여 스커미온이 입력부에서 출력부 측으로 이동하는 논리소자
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제1항에 있어서,상기 노치는 스커미온-홀 효과에 의하여 스커미온이 휘어지는 방향에 위치하는 연산부의 제1 측면에 위치하는 것을 특징으로 하는 논리소자
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제1항에 있어서,상기 스커미온은 상기 노치에서 스커미온 간의 반발에 의하여 소멸하는 것을 특징으로 하는 논리소자
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제1항에 있어서,상기 논리소자는상기 연산부에 1 개의 스커미온만이 입력되는 경우, 스커미온이 소멸되지 않으며,상기 연산부에 2 개의 스커미온이 입력되는 경우, 스커미온 간의 반발력으로 인하여 노치에서 1 개의 스커미온이 소멸하는 것을 특징으로 하는 논리소자
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제1항에 있어서,상기 논리소자는 비자성층; 및상기 비자성층 위에 형성되는 자성층;을 포함하고,상기 스커미온 및 상기 노치는 상기 자성층 상에 위치하며,상기 전류는 비자성층에 인가되는 것을 특징으로 하는 논리소자
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제1항에 있어서,상기 논리소자는 특정 값 이하의 전류가 가하여 질 때 스커미온의 이동을 막을 수 있는 타이밍 노치를 더 포함하는 것을 특징으로 하는 논리소자
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7
스커미온이 입력될 수 있으며, 서로 구획된 2 개의 입력단자를 포함하는 입력부;상기 2 개의 입력단자가 연장되어 만나며, 일 측면에 스커미온 간의 반발에 의하여 스커미온이 소멸할 수 있는 노치를 포함하는 연산부;상기 연산부와 연결되며, 연산부에 의하여 연산이 수행됨으로써 남아있는 스커미온이 도달하는 서로 구획된 2 개의 출력단자를 포함하는 출력부;를 포함하며,인가되는 전류에 의하여 스커미온이 입력부에서 출력부 측으로 이동하는 반가산기(Half-adder)
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8
제7항에 있어서,상기 노치는 스커미온-홀 효과에 의하여 스커미온이 휘어지는 방향에 위치하는 연산부의 제1 측면에 위치하는 것을 특징으로 하는 반가산기
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9
제8항에 있어서,상기 입력부는 상기 2 개의 입력단자 중 제1 측면 측에 위치하는 제1 입력단자 및 제1 측면의 반대 측에 위치하는 제2 입력단자를 포함하고,상기 출력부는 상기 2 개의 출력단자 중 제1 측면 측에 위치하는 제1 출력단자 및 제1 측면의 반대 측에 위치하는 제2 출력단자를 포함하며,상기 연산부의 제1 측면에 노치가 위치하고,상기 2 개의 입력단자 중 어느 하나에만 스커미온이 입력되는 경우, 스커미온이 보존되어 제1 출력단자로 이동하고,상기 2 개의 입력단자 모두에 스커미온이 입력되는 경우, 연산부에서 2 개의 스커미온이 반발하여, 1 개의 스커미온은 노치에서 소멸되고, 다른 1 개의 스커미온은 제2 출력단자로 이동하는 것을 특징으로 하는 반가산기
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10
제9항에 있어서,상기 제1 출력단자는 XOR 게이트로 기능하고, 상기 제2 출력단자는 AND 게이트로 기능하는 것을 특징으로 하는 반가산기
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11
제9항에 있어서,상기 제1 출력단자는 합(Sum) 신호를 출력하고,상기 제2 출력단자는 캐리(Carry) 신호를 출력하는 것을 특징으로 하는 반가산기
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12
제7항에 있어서,상기 반가산기는 비자성층; 및상기 비자성층 위에 형성되는 자성층;을 포함하고,상기 스커미온 및 상기 노치는 상기 자성층 상에 위치하며,상기 전류는 비자성층에 인가되는 것을 특징으로 하는 반가산기
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13
제9항에 있어서,상기 반가산기는 제1 측면의 반대 측면에 위치하며, 특정 값 이하의 전류가 가하여 질 때 스커미온의 이동을 막을 수 있는 타이밍 노치를 더 포함하는 것을 특징으로 하는 반가산기
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14
제9항의 반가산기로 이루어진 제1 반가산기 및 제2 반가산기를 포함하는 전가산기로,상기 제1 반가산기의 제1 출력단자는 제2 반가산기의 제2 입력단자와 연결되고,상기 제2 반가산기의 제1 입력단자와 연결되는 전가산기의 제1 입력단자, 상기 제1 반가산기의 제1 입력단자와 연결되는 전가산기의 제2 입력단자 및 상기 제1 반가산기의 제2 입력단자와 연결되는 전가산기의 제3 입력단자를 포함하는 전가산기의 입력부;상기 제1 반가산기의 연산부를 포함하는 전가산기의 제1 연산부;상기 제2 반가산기의 연산부를 포함하는 전가산기의 제2 연산부; 및상기 제2 반가산기의 제1 출력단자와 연결되는 전가산기의 제1 출력단자 및 상기 제2 반가산기의 제2 출력단자 및 상기 제1 반가산기의 제2 출력단자와 연결되는 전가산기의 제2 출력단자를 포함하는 전가산기의 출력부;를 포함하며,인가되는 전류에 의하여 스커미온이 입력부에서 출력부 측으로 이동하는 전가산기(Full-adder)
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15
제14항에 있어서,상기 전가산기의 제1 입력단자는 캐리 신호를 입력하고,상기 전가산기의 제1 출력단자는 합 신호를 출력하고,상기 전가산기의 제2 출력단자는 캐리 신호를 출력하는 것을 특징으로 하는 전가산기
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16
제9항의 반가산기 및 하나 이상의 제14항의 전가산기를 포함하는 논리소자로,상기 하나 이상의 전가산기는 제1 전가산기를 포함하며,상기 반가산기의 제2 출력단자는 상기 제1 전가산기의 제1 입력단자와 연결되고,상기 반가산기의 제1 입력단자 및 상기 반가산기의 제2 입력단자를 포함하는 논리소자의 제1 입력부;상기 제1 전가산기의 제2 입력단자 및 상기 제1 전가산기의 제3 입력단자를 포함하는 논리소자의 제2 입력부; 및상기 반가산기의 제1 출력단자 및 상기 제1 전가산기의 제1 출력단자를 포함하는 논리소자의 출력부;를 포함하며,상기 논리소자는 인가되는 전류에 의하여 스커미온이 입력부에서 출력부 측으로 이동하는 논리소자
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17
제16항에 있어서,상기 반가산기의 제2 출력단자는 상기 제1 전가산기의 제1 입력단자로 캐리 신호를 전달하는 것을 특징으로 하는 논리소자
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18
제16항에 있어서,상기 논리소자는 n개의 전가산기를 포함하며,제k-1 전가산기의 제2 출력단자는 제k 전가산기의 제1 입력단자와 연결되고,상기 논리소자는상기 반가산기의 제1 입력단자 및 상기 반가산기의 제2 입력단자를 포함하는 논리소자의 제1 입력부;상기 제1 전가산기의 제2 입력단자 및 상기 제1 전가산기의 제3 입력단자를 포함하는 논리소자의 제2 입력부;제2 전가산기 내지 제n 전가산기 각각의 제2 입력단자 및 제3 입력단자를 포함하는 논리소자의 제3 입력부 내지 제n+1 입력부; 및상기 반가산기의 제1 출력단자, 상기 제1 전가산기 내지 제n-1 전가산기의 제1 출력단자, 상기 제n 전가산기의 제1 출력단자 및 상기 제n 전가산기의 제2 출력단자를 포함하는 논리소자의 출력부;를 포함하는 것을 특징으로 하는 논리소자(여기서 2≤k≤n이고, n 및 k는 자연수)
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제18항에 있어서,상기 반가산기의 제2 출력단자는 제1 전가산기의 제1 입력단자로 캐리 신호를 전달하고, 상기 제k-1 전가산기의 제2 출력단자는 제k 전가산기의 제1 입력단자로 캐리 신호를 전달하는 것을 특징으로 하는 논리소자
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