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3차원 반도체 장치의 제조 방법에 있어서,기판 상에 교대로 적층되는 복수개의 절연막들 및 복수개의 희생막들을 포함하는 수직 적층체를 형성하는 단계;상기 형성된 수직 적층체를 식각함으로써 상기 수직 적층체 내 제1 오프닝 및 상기 기판 내 리세스 영역을 생성하는 단계;상기 제1 오프닝의 측벽 상 일부에 제1 게이트 전극을 형성하는 단계;상기 수직 적층체를 식각함으로써 상기 수직 적층체 내 상기 기판을 노출시키는 제2 오프닝을 형성하는 단계; 및상기 형성된 제2 오프닝의 측벽 상 상기 제1 게이트 전극에 대응되는 영역에 제2 게이트 전극을 형성함으로써 워드 라인을 형성하는 단계; 를 포함하는, 방법
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제1항에 있어서, 상기 방법은상기 제1 게이트 전극이 형성된 상기 제1 오프닝의 측벽 상 상기 절연막 및 상기 제1 게이트 전극에 대응되는 영역들에 게이트 유전막을 형성하는 단계;상기 게이트 유전막을 따라 수직 활성층을 라이닝(lining) 하는 단계; 및상기 수직 활성층이 라이닝된 상기 제1 오프닝의 측벽을 포함하는 상기 리세스 영역을 절연 패턴으로 채우는 단계; 를 더 포함하는, 방법
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제1항에 있어서, 상기 제1 게이트 전극을 형성하는 단계는상기 제1 오프닝의 측벽 상 노출되는 상기 절연막 및 상기 희생막에 대한 증착 속도 차이에 기초하여, 상기 절연막 및 상기 희생막 상에 제1 금속막을 증착하는 단계;상기 절연막 및 상기 희생막 상에 증착된 상기 제1 금속막의 적어도 일부를 식각하는 단계; 및상기 식각 후 남은 상기 희생막 상의 제1 금속막을 이용하여 상기 제1 게이트 전극을 형성하는 단계; 를 포함하는, 방법
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제1항에 있어서, 상기 워드 라인을 형성하는 단계는상기 제2 오프닝을 통해 상기 수직 적층체 내 상기 복수개의 절연막들 사이의 상기 복수개의 희생막들을 제거하는 단계; 및상기 복수개의 희생막들이 제거된 상기 제2 오프닝의 측벽 상 일부 영역에 상기 제2 게이트 전극을 형성함으로써 워드 라인을 형성하는 단계; 를 포함하는, 방법
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제4항에 있어서, 상기 워드 라인을 형성하는 단계는상기 복수개의 희생막들이 제거됨으로써 상기 제2 오프닝의 측벽 상 상기 제1 게이트 전극의 일부를 노출시키는 단계;상기 노출된 제1 게이트 전극 및 상기 제2 오프닝의 측벽 내 상기 절연막에 제2 금속막을 증착함으로써 상기 제2 게이트 전극을 형성하는 단계; 및상기 제2 게이트 전극을 구성하는 상기 증착된 제2 금속막의 적어도 일부를 식각함으로써 상기 워드 라인을 형성하는 단계; 를 포함하는, 방법
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제2항에 있어서, 상기 게이트 유전막을 형성하는 단계는상기 제1 오프닝의 측벽 상 상기 절연막 및 상기 증착된 제1 게이트 전극에 대응되는 영역들에 블로킹막을 형성하는 단계;상기 형성된 블로킹막을 따라 전하 저장막을 형성하는 단계; 및상기 형성된 전하 저장막을 따라 터널 유전막을 형성함으로써 상기 게이트 유전막을 형성하는 단계; 를 포함하는, 방법
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제3항에 있어서, 상기 제1 금속막을 증착하는 단계는상기 제1 금속막을, 상기 절연막 및 상기 희생막에 대한 증착 속도 차이에 기초하여 서로 다른 속도로 상기 절연막 및 상기 희생막 상에 증착하는 단계; 를 더 포함하고,상기 제1 금속막은 상기 희생막 상에 더 빠른 속도로 증착되는 것을 특징으로 하는, 방법
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제5항에 있어서,상기 제1 금속막 및 제2 금속막은 텅스텐, 텅스텐 질화막(WN), 텅스텐 탄화막, 티타늄, 탄탈륨, 알루미늄 또는 하프늄 중 적어도 하나이고, 상기 제1 금속막 및 상기 제2 금속막은 서로 다른 금속으로 마련되는 것을 특징으로 하는, 방법
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제2항에 있어서, 상기 기판은 제1 도전형의 웰 영역 및 제2 도전형의 공통 소스 영역을 포함하고, 상기 리세스 영역은 상기 공통 소스 영역을 관통하여 상기 웰 영역으로 연장되는 것을 특징으로 하는, 방법
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제9항에 있어서,상기 수직 적층체는 상기 기판을 기준으로 제1 방향으로 연장되고, 상기 제1 방향에 수직한 제2 방향으로 서로 이격 되며, 상기 제1 방향 및 제2 방향은 상기 기판의 상부면과 평행한 것을 특징으로 하는, 방법
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제10항에 있어서, 상기 수직 활성층은 상기 리세스 영역의 측벽과 접촉되고, 상기 수직 활성층의 상부에서 상기 제2 방향으로 연장되며, 상기 수직 적층체와 교차하는 비트라인과 연결되고,상기 수직 활성층의 하부에서 상기 공통 소스 영역 내에 형성된 상기 리세스 영역 내로 연장됨으로써 상기 웰 영역에 연결되는 것을 특징으로 하는, 방법
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제1항에 있어서, 상기 제1 게이트 전극을 형성하는 단계는상기 제1 오프닝의 측벽 상 노출되는 상기 희생막 상에 제1 금속막을 증착하는 단계; 및 상기 희생막 상의 제1 금속막을 이용하여 상기 제1 게이트 전극을 형성하는 단계; 를 포함하는, 방법
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기판;상기 기판 상에 교대로 적층되는 복수개의 절연막들 및 제거 가능한 복수개의 희생막 영역들을 포함하는 수직 적층체;상기 수직 적층체 내에서 상기 기판 상으로 연장되는 리세스 영역의 측벽 상 일부에 형성되는 제1 게이트 전극;상기 제1 게이트 전극 및 상기 리세스 영역의 측벽에 노출되는 상기 복수개의 절연막들을 따라 형성되는 게이트 유전막;상기 게이트 유전막을 따라 라이닝되는 수직 활성층;상기 수직 활성층이 라이닝되는 상기 리세스 영역을 채우는 절연 패턴; 및상기 리세스 영역과 소정의 간격만큼 이격되어 상기 기판을 노출시키도록 형성되는 슬릿 영역에서 상기 제1 게이트 전극에 대응되는 영역에 제2 게이트 전극을 형성함으로써 생성되는 워드 라인; 을 포함하는 3차원 반도체 장치
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제13항에 있어서, 상기 제1 게이트 전극은상기 제1 오프닝의 측벽 상 노출되는 상기 절연막 및 상기 희생막에 대한 증착 속도 차이에 기초하여, 상기 절연막 및 상기 희생막 상에 제1 금속막을 증착하고, 상기 절연막 및 상기 희생막 상에 증착된 제1 금속막의 적어도 일부를 식각함으로써 형성되는 것을 특징으로 하는, 3차원 반도체 장치
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제14항에 있어서, 상기 워드 라인은상기 슬릿 영역을 통해 상기 수직 적층체 내 상기 복수개의 희생막들을 제거함으로써, 상기 슬릿 영역의 측벽 상에 노출되는 상기 제1 게이트 전극의 일면 및 상기 슬릿 영역의 측벽 상 절연막에 형성되는 상기 제2 게이트 전극을 포함하는 것을 특징으로 하는, 3차원 반도체 장치
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제15항에 있어서, 상기 제2 게이트 전극은, 상기 슬릿 영역의 측벽 상에 노출되는 상기 제1 게이트 전극의 일면 및 상기 슬릿 영역의 측벽 상에 형성되는 절연막에 제2 금속막을 증착함으로써 형성되고,상기 워드 라인은 상기 증착된 제2 금속막의 적어도 일부를 식각함으로써 형성되는 것을 특징으로 하는, 3차원 반도체 장치
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제13항에 있어서, 상기 게이트 유전막은상기 리세스 영역의 측벽 상 상기 절연막 및 상기 형성된 제1 게이트 전극에 대응되는 영역들에 형성되는 블로킹막, 상기 블로킹막을 따라 형성되는 전하 저장막 및 상기 전하 저장막을 따라 형성되는 터널 유전막을 포함하는 것을 특징으로 하는, 3차원 반도체 장치
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제14항에 있어서, 상기 제1 금속막은상기 증착 속도 차이에 기초하여, 상기 제1 오프닝의 측벽 상 노출되는 상기 희생막 상에 더 빠른 속도로 증착되는 것을 특징으로 하는, 3차원 반도체 장치
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제16항에 있어서,상기 제1 금속막 및 제2 금속막은 텅스텐, 텅스텐 질화막(WN), 텅스텐 탄화막, 티타늄, 탄탈륨, 알루미늄 또는 하프늄 중 적어도 하나이고, 상기 제1 금속막 및 상기 제2 금속막은 서로 다른 금속으로 마련되는 것을 특징으로 하는, 3차원 반도체 장치
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제19항에 있어서,상기 수직 적층체는 상기 기판을 기준으로 제1 방향으로 연장되고, 상기 제1 방향에 수직한 제2 방향으로 서로 이격 되며, 상기 제2 방향은 상기 기판의 상부면과 평행하고,상기 수직 활성층은 상기 리세스 영역의 측벽과 접촉되고, 상기 수직 활성층의 상부에서 상기 제2 방향으로 연장되며, 상기 수직 적층체와 교차하는 비트라인과 연결되고, 상기 수직 활성층의 하부에서 상기 공통 소스 영역 내에 형성된 상기 리세스 영역 내로 연장됨으로써 상기 웰 영역에 연결되는 것을 특징으로 하는, 3차원 반도체 장치
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