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베이스 기판;상기 베이스 기판 위에 형성된 게이트 전극;상기 베이스 기판 및 상기 게이트 전극 위에 배치된 게이트 절연막;상기 게이트 전극에 대응하여 상기 게이트 절연막 위에 배치된 다결정 실리콘층;상기 다결정 실리콘층 위에 배치된 촉매층;상기 촉매층 위에 배치되고, 상기 촉매층에 형성된 제1 콘택홀 및 상기 촉매층에 형성된 제2 콘택홀을 통해 상기 다결정 실리콘층에 연결되는 오믹 콘택층;상기 제1 콘택홀에 대응하는 상기 오믹 콘택층에 연결된 소오스 전극; 및 상기 제2 콘택홀에 대응하는 상기 오믹 콘택층에 연결된 드레인 전극을 포함하는 박막 트랜지스터
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제1항에 있어서, 상기 촉매층은 150nm 내지 250nm의 두께인 것을 특징으로 하는 박막 트랜지스터
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제2항에 있어서, 상기 촉매층은 산화 실리콘층을 포함하는 것을 특징으로 하는 박막 트랜지스터
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제3항에 있어서, 상기 산화 실리콘층은 실리콘 옥사이드(SiO2)로 이루어진 것을 특징으로 하는 박막 트랜지스터
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제1항에 있어서, 상기 베이스 기판은 플라스틱 재질을 포함하는 것을 특징으로 하는 박막 트랜지스터
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베이스 기판에 게이트 전극을 형성하는 단계;상기 베이스 기판 및 상기 게이트 전극 위에 게이트 절연막을 형성하는 단계;상기 게이트 전극에 대응하여 상기 게이트 절연막 위에 아몰퍼스 실리콘층을 형성하는 단계;상기 아몰퍼스 실리콘층상에 촉매층을 형성하는 단계;상기 촉매층에 방사열을 조사하여 상기 아몰퍼스 실리콘층을 결정화시켜 다결정 실리콘층을 형성하는 단계;상기 촉매층에 상기 다결정 실리콘층의 일부를 노출시키는 제1 콘택홀 및 상기 다결정 실리콘층의 다른 일부를 노출시키는 제2 콘택홀을 형성하는 단계;상기 제1 및 제2 콘택층들을 매몰시키면서 상기 촉매층 위에 오믹콘택층을 형성하는 단계; 및상기 제1 콘택홀에 대응하는 상기 오믹 콘택층에 연결된 소오스 전극 및 상기 제2 콘택홀에 대응하는 상기 오믹 콘택층에 연결된 드레인 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법
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제6항에 있어서, 상기 촉매층은 150nm 내지 250nm의 두께를 갖는 것을 특징으로 하는 박막 트랜지스터의 제조 방법
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제7항에 있어서, 상기 촉매층은 산화 실리콘층을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법
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제8항에 있어서, 상기 산화 실리콘층은 실리콘 옥사이드(SiO2)로 이루어진 것을 특징으로 하는 박막 트랜지스터의 제조방법
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제6항에 있어서, 상기 방사열은 상기 촉매층 상에 5분 내지 15분 동안 조사되는 것을 특징으로 하는 박막 트랜지스터의 제조 방법
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제10항에 있어서, 상기 방사열의 온도는 900℃ 내지 1000℃인 것을 특징으로 하는 박막 트랜지스터의 제조 방법
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제6항에 있어서, 상기 베이스 기판은 플라스틱 재질을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조방법
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공통전극을 갖는 제1 기판; 베이스 기판 위에 형성된 게이트 전극과, 상기 베이스 기판 및 상기 게이트 전극 위에 배치된 게이트 절연막과, 상기 게이트 전극에 대응하여 상기 게이트 절연막 위에 배치된 다결정 실리콘층과, 상기 다결정 실리콘층 위에 배치된 촉매층과, 상기 촉매층 위에 배치되고 상기 촉매층에 형성된 제1 콘택홀 및 상기 촉매층에 형성된 제2 콘택홀을 통해 상기 다결정 실리콘층에 연결되는 오믹 콘택층과, 상기 제1 콘택홀에 대응하는 상기 오믹 콘택층에 연결된 소오스 전극과, 상기 제2 콘택홀에 대응하는 상기 오믹 콘택층에 연결된 드레인 전극을 포함하는 박막 트랜지스터 및 상기 드레인 전극에 전기적으로 연결된 화소전극을 포함하는 제2 기판; 및상기 제1 기판과 상기 제2 기판 사이에 형성되는 액정층을 포함하는 액정표시장치
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