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전류원을 이용한 클럭 지연회로
- 기술번호 : KST2014029610
- 담당센터 : 서울동부기술혁신센터
- 전화번호 : 02-2155-3662
| 요약 | 본 발명은 GHz 이상의 변환속도를 갖는 고속의 데이터 변환기, 그 중 고속의 아날로그-디지털 변환기 내부의 클럭 신호를 외부에서 조절함으로써 제조 공정, 측정 환경에서 발생한 오차를 보정할 수 있는 전류원을 이용한 클럭 지연회로를 제공하기 위한 것으로서, 입력되는 전류량에 기반하여 클럭의 지연시간이 조절되는 직렬로 연결된 적어도 하나 이상의 전류조절 시간지연 셀과, 클럭의 지연시간에 상응하는 1 개의 입력 바이어스 전류량을 상기 전류조절 시간지연 셀에 각각 입력하는 지연시간 조절부를 포함하는데 있다. 클럭 발생기, 디지털-아날로그 변환기, 데이터 변환기, 클럭 타이밍 |
|---|---|
| Int. CL | H03K 5/135 (2006.01.01) H03K 3/356 (2006.01.01) H03K 5/00 (2014.01.01) |
| CPC | H03K 5/135(2013.01) H03K 5/135(2013.01) H03K 5/135(2013.01) |
| 출원번호/일자 | 1020080049618 (2008.05.28) |
| 출원인 | 동국대학교 산학협력단 |
| 등록번호/일자 | 10-0987426-0000 (2010.10.06) |
| 공개번호/일자 | 10-2009-0123500 (2009.12.02) 문서열기 |
| 공고번호/일자 | (20101012) 문서열기 |
| 국제출원번호/일자 | |
| 국제공개번호/일자 | |
| 우선권정보 | |
| 법적상태 | 등록 |
| 심사진행상태 | 수리 |
| 심판사항 | |
| 구분 | 신규 |
| 원출원번호/일자 | |
| 관련 출원번호 | |
| 심사청구여부/일자 | Y (2008.05.28) |
| 심사청구항수 | 10 |
출원인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 동국대학교 산학협력단 | 대한민국 | 서울특별시 중구 |
발명자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 송민규 | 대한민국 | 경기도 성남시 분당구 |
| 2 | 김대윤 | 대한민국 | 서울특별시 강동구 |
| 3 | 문준호 | 대한민국 | 서울특별시 동대문구 |
대리인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 문춘오 | 대한민국 | 서울특별시 강남구 테헤란로**길 *, 테헤란오피스빌딩 ***호 문앤파트너특허법률사무소 (역삼동) |
| 2 | 오위환 | 대한민국 | 서울특별시 서초구 강남대로**길 **, *층 (반포동, 새로나빌딩)(스카이특허법률사무소) |
최종권리자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 동국대학교 산학협력단 | 대한민국 | 서울특별시 중구 |
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 [Patent Application] Patent Application |
2008.05.28 | 수리 (Accepted) | 1-1-2008-0381422-13 |
| 2 | [출원서등 보정]보정서 [Amendment to Patent Application, etc.] Amendment |
2009.11.06 | 수리 (Accepted) | 1-1-2009-0683508-81 |
| 3 | 선행기술조사의뢰서 Request for Prior Art Search |
2009.12.08 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 4 | 선행기술조사보고서 Report of Prior Art Search |
2010.01.15 | 수리 (Accepted) | 9-1-2010-0003544-21 |
| 5 | 의견제출통지서 Notification of reason for refusal |
2010.04.30 | 발송처리완료 (Completion of Transmission) | 9-5-2010-0185629-19 |
| 6 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 [Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation) |
2010.05.18 | 수리 (Accepted) | 1-1-2010-0318120-22 |
| 7 | [명세서등 보정]보정서 [Amendment to Description, etc.] Amendment |
2010.05.18 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2010-0318121-78 |
| 8 | 등록결정서 Decision to grant |
2010.07.20 | 발송처리완료 (Completion of Transmission) | 9-5-2010-0309912-12 |
| 9 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2010.11.05 | 수리 (Accepted) | 4-1-2010-5206478-99 |
| 10 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2011.12.06 | 수리 (Accepted) | 4-1-2011-5243351-46 |
| 11 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2014.01.10 | 수리 (Accepted) | 4-1-2014-0002002-62 |
| 12 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.08.16 | 수리 (Accepted) | 4-1-2019-5163486-33 |
| 번호 | 청구항 |
|---|---|
| 1 |
1 입력되는 전류량에 기반하여 클럭의 지연시간이 조절되는 직렬로 연결된 적어도 하나 이상의 전류조절 시간지연 셀과, 클럭의 지연시간에 상응하는 1 개의 입력 바이어스 전류량을 상기 전류조절 시간지연 셀에 각각 입력하는 지연시간 조절부를 포함하며, 이때, 상기 전류조절 시간지연 셀은 p-MOS FET 및 n-MOS FET로 이루어진 적어도 하나 이상의 기본적 형태의 CMOS 인버터와, p-MOS FET 및 n-MOS FET 사이에 전류가 인가되는 n-MOS FET가 삽입된 하나의 변형된 인버터를 포함하는 것을 특징으로 하는 클럭 지연회로 |
| 2 |
2 제 1 항에 있어서, 상기 지연시간 조절부는 상기 전류조절 시간지연 셀이 게이트단과 연결되고, 드레인단 및 게이트단이 전류원에 연결되고, 소스단이 그라운드에 연결된 하나의 제 1 n-MOS FET로 구성되는 것을 특징으로 하는 클럭 지연회로 |
| 3 |
3 삭제 |
| 4 |
4 제 1 항에 있어서, 상기 전류조절 시간지연 셀은 p-MOS FET의 소스단과 제 2 n-MOS FET의 드레인단이 서로 연결된 적어도 2개 이상의 인버터와, 상기 인버터 회로 중 제일 앞단에 위치하는 인버터 회로의 p-MOS FET와 제 2 n-MOS FET의 연결단 사이에 제 3 n-MOS FET를 포함하며, 상기 제 3 n-MOS FET의 드레인단에는 상기 p-MOS FET의 소스단이 연결되고, 상기 제 3 n-MOS FET의 소스단에는 상기 제 2 n-MOS FET의 드레인단이 연결되고, 상기 제 3 n-MOS FET의 게이트단에는 상기 지연시간 조절부와 연결되는 변형된 인버터를 포함하는 것을 특징으로 하는 클럭 지연회로 |
| 5 |
5 제 1 항에 있어서, 상기 전류조절 시간지연 셀은 p-MOS FET 및 n-MOS FET로 이루어진 적어도 하나 이상의 기본적 형태의 CMOS 인버터와, p-MOS FET 및 n-MOS FET 사이에 전류가 인가되는 n-MOS FET가 삽입된 하나의 변형된 인버터로 구성된 제 1 단 회로부와, 상기 제 1 단 회로부와 동일한 구성을 갖고, 상기 제 1 단 회로부와 직렬로 연결되는 제 2 단 회로부를 포함하는 것을 특징으로 하는 클럭 지연회로 |
| 6 |
6 제 1 항에 있어서, 상기 전류조절 시간지연 셀은 p-MOS FET 및 제 2 n-MOS FET로 이루어진 두 개의 기본적 형태의 CMOS 인버터와, p-MOS FET 및 제 2 n-MOS FET 사이에 전류가 인가되는 제 3 n-MOS FET가 삽입된 하나의 변형된 인버터로 구성된 제 1 단 회로부와, p-MOS FET 및 제 2 n-MOS FET로 이루어진 두 개의 기본적 형태의 CMOS 인버터와, p-MOS FET 및 제 2 n-MOS FET 사이에 전류가 인가되는 제 3 n-MOS FET가 삽입된 하나의 변형된 인버터로 구성되고, 상기 제 1 단 회로부의 출력을 상기 p-MOS FET 및 제 2 n-MOS FET의 게이트단자로 입력받고, 상기 제 3 n-MOS FET의 게이트단에 상기 지연시간 조절부가 연결되는 변형된 인버터로 구성된 제 2 단 회로부를 포함하는 것을 특징으로 하는 클럭 지연회로 |
| 7 |
7 제 4 항 또는 제 6 항에 있어서, 상기 클럭의 지연시간은 상기 제 3 n-MOS FET의 너비(width) 조절, 제 3 n-MOS FET에 인가되는 전류량 및 전류조절 시간지연 셀 블록의 수에 따라서 제어되는 것을 특징으로 하는 클럭 지연회로 |
| 8 |
8 p-MOS FET 및 n-MOS FET로 이루어진 적어도 하나 이상의 기본적 형태의 CMOS 인버터와, p-MOS FET 및 n-MOS FET 사이에 클럭의 시간을 지연하기 위한 전류가 인가되는 n-MOS FET가 삽입된 하나의 변형된 인버터를 포함하는 것을 특징으로 하는 클럭 지연회로 |
| 9 |
9 제 8 항에 있어서, 상기 인버터는 p-MOS FET의 소스단과 제 2 n-MOS FET의 드레인단이 서로 연결된 적어도 2개 이상인 것을 특징으로 하는 클럭 지연회로 |
| 10 |
10 제 8 항에 있어서, 상기 변형된 인버터는 상기 인버터 회로 중 제일 앞단에 위치하는 인버터 회로의 p-MOS FET와 제 2 n-MOS FET의 연결단 사이에 제 3 n-MOS FET를 포함하며, 상기 제 3 n-MOS FET의 드레인단에는 상기 p-MOS FET의 소스단이 연결되고, 상기 제 3 n-MOS FET의 소스단에는 상기 제 2 n-MOS FET의 드레인단이 연결되고, 상기 제 3 n-MOS FET의 게이트단에는 클럭의 시간을 지연하기 위한 전류가 입력되는 것을 특징으로 하는 클럭 지연회로 |
| 11 |
11 p-MOS FET 및 n-MOS FET로 이루어진 적어도 하나 이상의 기본적 형태의 CMOS 인버터와, p-MOS FET 및 n-MOS FET 사이에 전류가 인가되는 n-MOS FET가 삽입된 하나의 변형된 인버터로 구성된 제 1 단 회로부와, 상기 제 1 단 회로부와 동일한 구성을 갖고, 상기 제 1 단 회로부와 직렬로 연결되는 제 2 단 회로부를 포함하는 것을 특징으로 하는 클럭 지연회로 |
| 지정국 정보가 없습니다 |
|---|
| 패밀리정보가 없습니다 |
|---|
| 순번 | 연구부처 | 주관기관 | 연구사업 | 연구과제 |
|---|---|---|---|---|
| 1 | 서울특별시 | 광운대학교 산학협력단 | 서울시 산학연 협력사업(2005년 기술기반구축사업) | 나노 SoC 산업육성을 위한 산학협력 혁신 클러스터 -테라스케일 SoC 설계를 위한 나노 IP DB 구축- |
- 본 등록정보는 참고용으로 법적증빙자료로 사용할 수 없습니다.
- 데이터 이관에 따른 소요기간(1일)으로 인하여 등록원부와 일부 차이가 발생할 수 있으며, 일부 정보(부기, 상세 주소 등)를 제공하지 않고 있습니다.
- 법적증빙자료로 활용하시거나 더 자세한 정보를 보시려면 등록원부를 발급받아 사용하시기 바랍니다.
| 특허 등록번호 | 10-0987426-0000 |
|---|
권리란
| 표시번호 | 사항 |
|---|---|
| 1 |
출원 연월일 : 20080528 출원 번호 : 1020080049618 공고 연월일 : 20101012 공고 번호 : 특허결정(심결)연월일 : 20100720 청구범위의 항수 : 10 유별 : H03K 5/14 발명의 명칭 : 전류원을 이용한 클럭 지연회로 존속기간(예정)만료일 : |
특허권자란
| 순위번호 | 사항 |
|---|---|
| 1 |
(권리자) 동국대학교 산학협력단 서울특별시 중구... |
등록료란
| 제 1 - 3 년분 | 금 액 | 217,500 원 | 2010년 10월 07일 | 납입 |
| 제 4 년분 | 금 액 | 260,000 원 | 2013년 10월 07일 | 납입 |
| 제 5 년분 | 금 액 | 182,000 원 | 2014년 10월 02일 | 납입 |
| 제 6 년분 | 금 액 | 182,000 원 | 2015년 10월 02일 | 납입 |
| 제 7 년분 | 금 액 | 336,000 원 | 2016년 10월 06일 | 납입 |
| 제 8 년분 | 금 액 | 336,000 원 | 2017년 10월 11일 | 납입 |
| 제 9 년분 | 금 액 | 240,000 원 | 2018년 10월 02일 | 납입 |
| 제 10 년분 | 금 액 | 395,000 원 | 2019년 10월 01일 | 납입 |
| 제 11 년분 | 금 액 | 395,000 원 | 2020년 10월 05일 | 납입 |
- 본 '원본보기 서비스'는 참고용이므로, 일부 오류 및 누락이 발생할 수 있습니다.
- 정확한 서류를 확인하시려면 해당 웹사이트에서 조회하시기 바랍니다. (특허로 바로가기: http://www.patent.go.kr)
- 해당 서비스는 점검으로 인해 매주 일요일 00:00 ~ 02:00까지 이용이 중단됩니다.
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 | 2008.05.28 | 수리 (Accepted) | 1-1-2008-0381422-13 |
| 2 | [출원서등 보정]보정서 | 2009.11.06 | 수리 (Accepted) | 1-1-2009-0683508-81 |
| 3 | 선행기술조사의뢰서 | 2009.12.08 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 4 | 선행기술조사보고서 | 2010.01.15 | 수리 (Accepted) | 9-1-2010-0003544-21 |
| 5 | 의견제출통지서 | 2010.04.30 | 발송처리완료 (Completion of Transmission) | 9-5-2010-0185629-19 |
| 6 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 | 2010.05.18 | 수리 (Accepted) | 1-1-2010-0318120-22 |
| 7 | [명세서등 보정]보정서 | 2010.05.18 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2010-0318121-78 |
| 8 | 등록결정서 | 2010.07.20 | 발송처리완료 (Completion of Transmission) | 9-5-2010-0309912-12 |
| 9 | 출원인정보변경(경정)신고서 | 2010.11.05 | 수리 (Accepted) | 4-1-2010-5206478-99 |
| 10 | 출원인정보변경(경정)신고서 | 2011.12.06 | 수리 (Accepted) | 4-1-2011-5243351-46 |
| 11 | 출원인정보변경(경정)신고서 | 2014.01.10 | 수리 (Accepted) | 4-1-2014-0002002-62 |
| 12 | 출원인정보변경(경정)신고서 | 2019.08.16 | 수리 (Accepted) | 4-1-2019-5163486-33 |
| 기술번호 | KST2014029610 |
|---|---|
| 자료제공기관 | NTB |
| 기술공급기관 | 동국대학교 |
| 기술명 | 전류원을 이용한 클럭 지연회로 |
| 기술개요 |
본 발명은 GHz 이상의 변환속도를 갖는 고속의 데이터 변환기, 그 중 고속의 아날로그-디지털 변환기 내부의 클럭 신호를 외부에서 조절함으로써 제조 공정, 측정 환경에서 발생한 오차를 보정할 수 있는 전류원을 이용한 클럭 지연회로를 제공하기 위한 것으로서, 입력되는 전류량에 기반하여 클럭의 지연시간이 조절되는 직렬로 연결된 적어도 하나 이상의 전류조절 시간지연 셀과, 클럭의 지연시간에 상응하는 1 개의 입력 바이어스 전류량을 상기 전류조절 시간지연 셀에 각각 입력하는 지연시간 조절부를 포함하는데 있다. 클럭 발생기, 디지털-아날로그 변환기, 데이터 변환기, 클럭 타이밍 |
| 개발상태 | |
| 기술의 우수성 | |
| 응용분야 | |
| 시장규모 및 동향 | |
| 희망거래유형 | 기술매매, 라이선스 |
| 사업화적용실적 | |
| 도입시고려사항 |
| 과제고유번호 | 1345071574 |
|---|---|
| 세부과제번호 | 핵06A2806 |
| 연구과제명 | 차세대나노반도체원천핵심과학기술인력양성팀 |
| 성과구분 | 출원 |
| 부처명 | 교육과학기술부 |
| 연구관리전문기관명 | 한국학술진흥재단 |
| 연구주관기관명 | 동국대학교 |
| 성과제출연도 | 2008 |
| 연구기간 | 200603~201302 |
| 기여율 | 1 |
| 연구개발단계명 | 기초연구 |
| 6T분류명 | NT(나노기술) |
| 과제고유번호 | 1415095670 |
|---|---|
| 세부과제번호 | 10030542 |
| 연구과제명 | 선행핵심IP기술개발 |
| 성과구분 | 등록 |
| 부처명 | 지식경제부 |
| 연구관리전문기관명 | 한국산업기술평가원 |
| 연구주관기관명 | 한국전자부품연구원 |
| 성과제출연도 | 2008 |
| 연구기간 | 200709~200908 |
| 기여율 | 0.5 |
| 연구개발단계명 | 개발연구 |
| 6T분류명 | IT(정보기술) |
| 과제고유번호 | 1415109684 |
|---|---|
| 세부과제번호 | C1090-1001-0003 |
| 연구과제명 | 아날로그 IP 설계기술 |
| 성과구분 | 등록 |
| 부처명 | 지식경제부 |
| 연구관리전문기관명 | 정보통신산업진흥원 |
| 연구주관기관명 | 서강대학교산학협력단 |
| 성과제출연도 | 2010 |
| 연구기간 | 201006~201312 |
| 기여율 | 0.5 |
| 연구개발단계명 | 기타 |
| 6T분류명 | IT(정보기술) |
특허성과
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| 심판사항 정보가 없습니다 |
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