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전류원;입력 신호를 수신하여 상기 전류원으로부터 출력되는 전류의 개폐를 제어하여 출력 신호의 변화에 관계없이 일정한 전류를 흘리는 제1 트랜지스터부, 상기 출력 신호를 생성하는 출력 노드, 상기 입력 신호를 수신하여 상기 출력 노드의 전류의 개폐를 제어하는 제2 트랜지스터부를 포함하고, 상기 출력 노드는 상기 제1 트랜지스터부와 상기 제2 트랜지스터부 사이에 위치하는 입출력부;제1 클록 신호와 제2 클록 신호(상기 제2 클록 신호는 상기 제1 클록 신호의 반전 신호에 상응함)를 입력받아 상기 제1 및 제2 클록 신호들 각각의 제1 에지에서 상기 출력 신호에 대하여 샘플링 연산을 수행하는 RTD(Resonant Tunneling Diode) 네트워크부; 및상기 제2 트랜지스터부와 직렬로 연결된 DC 바이어스부를 포함하는 CML(Current Mode Logic) 듀얼 에지 트리거 샘플링 회로
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제1항에 있어서, 상기 제1 트랜지스터부는제1 입력 신호를 입력받는 제1 트랜지스터 및 제2 입력 신호를 입력받는 제2 트랜지스터를 포함하고 상기 제1 트랜지스터와 상기 제2 트랜지스터 각각은 상기 전류원과 직렬로 연결되는 것을 특징으로 하는 CML 듀얼 에지 트리거 샘플링 회로
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제2항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는 P 타입 트랜지스터에 상응하는 것을 특징으로 하는 CML 듀얼 에지 트리거 샘플링 회로
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제1항에 있어서, 상기 제2 트랜지스터부는상기 입력 신호를 기초로 상기 출력 노드의 전류를 상기 RTD 네트워크에 보내거나 또는 상기 출력 노드의 전류를 상기 제2 DC 바이어스부에 보내는 것을 특징으로 하는 CML 듀얼 에지 트리거 샘플링 회로
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제1항에 있어서, 상기 제2 트랜지스터부는제1 입력 신호를 입력받는 제3 트랜지스터 및 제2 입력 신호를 입력받는 제4 트랜지스터를 포함하고상기 제3 트랜지스터와 상기 제4 트랜지스터 각각은 상기 제2 DC 바이어스부와 직렬로 연결되어 CML을 형성하는 것을 특징으로 하는 CML 듀얼 에지 트리거 샘플링 회로
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제6항에 있어서, 상기 제3 트랜지스터 및 상기 제4 트랜지스터는 N 타입 트랜지스터에 상응하는 것을 특징으로 하는 CML 듀얼 에지 트리거 샘플링 회로
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8
제1항에 있어서, 상기 RTD 네트워크부는상기 제1 클록 신호를 입력받는 제1 RTD, 상기 제2 클록 신호를 입력받는 제2 RTD 및 상기 제1 RTD와 제2 RTD 사이에 있는 제1 RTD 노드를 포함하는 제1 SMOBILE(Symmetric MOnostable BIstable transition Logic Element)부; 및상기 제1 클록 신호를 입력받는 제3 RTD와 상기 제2 클록 신호를 입력받는 제4 RTD 및 상기 제3 RTD와 제4 RTD 사이에 있는 제2 RTD 노드를 포함하는 제2 SMOBILE부를 포함하는 것을 특징으로 하는 CML 듀얼 에지 트리거 샘플링 회로
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제8항에 있어서, 상기 제1 및 제2 SMOBILE부들은 병렬로 연결되는 것을 특징으로 하는 CML 듀얼 에지 트리거 샘플링 회로
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제9항에 있어서, 제1 RTD 노드와 제2 RTD 노드는상기 출력 노드와 연결된 것을 특징으로 하는 CML 듀얼 에지 트리거 샘플링 회로
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입력 신호를 기초로 Return-to-Zero (RZ) 출력 신호를 생성하는 CML(Current Mode Logic) 듀얼 에지 트리거 샘플링 회로; 및상기 RZ 출력 신호를 입력받아 Non-Return-to-Zero (NRZ) 출력 신호를 생성하는 SR 래치를 포함하고,상기 샘플링 회로는 전류원; 입력 신호를 수신하여 상기 전류원으로부터 출력되는 전류의 개폐를 제어하여 출력 신호의 변화에 관계없이 일정한 전류를 흘리는 제1 트랜지스터부, 상기 출력 신호를 생성하는 출력 노드, 상기 입력 신호를 수신하여 상기 출력 노드의 전류의 개폐를 제어하는 제2 트랜지스터부를 포함하고, 상기 출력 노드는 상기 제1 트랜지스터부와 상기 제2 트랜지스터부 사이에 위치하는 입출력부; 제1 클록 신호와 제2 클록 신호(상기 제2 클록 신호는 상기 제1 클록 신호의 반전 신호에 상응함)를 입력받아 상기 제1 및 제2 클록 신호들 각각의 제1 에지에서 상기 출력 신호에 대하여 샘플링 연산을 수행하는 RTD(Resonant Tunneling Diode) 네트워크부; 및 상기 제2 트랜지스터부와 직렬로 연결된 제1 DC 바이어스부를 포함하는 디 플립플롭
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삭제
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제11항에 있어서, 상기 RTD 네트워크부는상기 제1 클록 신호를 입력받는 제1 RTD, 상기 제2 클록 신호를 입력받는 제2 RTD 및 상기 제1 RTD와 제2 RTD 사이에 있는 제1 RTD 노드를 포함하는 제1 SMOBILE(Symmetric MOnostable BIstable transition Logic Element)부; 및상기 제1 클록 신호를 입력받는 제3 RTD와 상기 제2 클록 신호를 입력받는 제4 RTD 및 상기 제3 RTD와 제4 RTD 사이에 있는 제2 RTD 노드를 포함하는 제2 SMOBILE부를 포함하는 것을 특징으로 하는 디 플립플롭
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제13항에 있어서, 제1 RTD 노드와 제2 RTD 노드는상기 출력 노드와 연결된 것을 특징으로 하는 디 플립플롭
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제11항에 있어서, 상기 SR 래치는상기 RZ 출력 신호를 입력받는 제3 트랜지스터부, 상기 제3 트랜지스터부와 직렬로 연결된 RTD부 및 상기 제3 트랜지스터부와 상기 RTD부 사이에서 상기 NRZ 출력 신호를 생성하는 출력 노드를 포함하는 것을 특징으로 하는 디 플립플롭
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제15항에 있어서, 상기 SR 래치는상기 제3 트랜지스터부와 직렬로 연결된 제2 DC 바이어스부를 더 포함하여 DC 전압을 낮추는 것을 특징으로 하는 디 플립플롭
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직렬로 연결된 제1 트랜지스터와 제2 트랜지스터, 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에서 제1 출력 신호를 생성하는 제1 출력 노드, 직렬로 연결된 제3 트랜지스터와 제4 트랜지스터 및 상기 제3 트랜지스터와 상기 제4 트랜지스터 사이에서 제2 출력 신호를 생성하는 제2 출력 노드를 포함하는 입출력부; 및제1 클록 신호를 입력받는 제1 RTD, 제2 클록 신호(상기 제2 클록 신호는 상기 제1 클록 신호의 반전 신호에 상응함)를 입력받는 제2 RTD 및 상기 제1 RTD와 상기 제2 RTD 사이에 있는 제1 RTD 노드를 포함하는 제1 SMOBILE부와 상기 제1 클록 신호를 입력받는 제3 RTD와 상기 제2 클록 신호를 입력받는 제4 RTD 및 상기 제3 RTD와 상기 제4 RTD 사이에 있는 제2 RTD 노드를 포함하는 제2 SMOBILE부를 포함하는 CML(Current Mode Logic) 듀얼 에지 트리거 샘플링 회로
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입력 신호를 기초로 Return-to-Zero (RZ) 출력 신호를 생성하는 CML(Current Mode Logic) 듀얼 에지 트리거 샘플링 회로; 및상기 RZ 출력 신호를 입력받아 Non-Return-to-Zero (NRZ) 출력 신호를 생성하는 SR 래치를 포함하고,상기 샘플링 회로는 직렬로 연결된 제1 트랜지스터와 제2 트랜지스터, 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에서 제1 출력 신호를 생성하는 제1 출력 노드, 직렬로 연결된 제3 트랜지스터와 제4 트랜지스터 및 상기 제3 트랜지스터와 상기 제4 트랜지스터 사이에서 제2 출력 신호를 생성하는 제2 출력 노드를 포함하는 입출력부; 및 제1 클록 신호를 입력받는 제1 RTD, 제2 클록 신호(상기 제2 클록 신호는 상기 제1 클록 신호의 반전 신호에 상응함)를 입력받는 제2 RTD 및 상기 제1 RTD와 상기 제2 RTD 사이에 있는 제1 RTD 노드를 포함하는 제1 SMOBILE부와 상기 제1 클록 신호를 입력받는 제3 RTD와 상기 제2 클록 신호를 입력받는 제4 RTD 및 상기 제3 RTD와 상기 제4 RTD 사이에 있는 제2 RTD 노드를 포함하는 제2 SMOBILE부를 포함하는 RTD 네트워크부를 포함하는 디 플립플롭
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