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순차 회로의 누설 전류를 줄이기 위한 혼합 문턱전압 플립플롭 및 그 설계 방법

  • 기술번호 : KST2015113326
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 누설전류의 감소를 위하여 래치부 및 펄스 신호 생성기를 포함하는 플립플롭이 개시된다. 래치부는 2개 이상의 트랜지스터를 사용하여 클럭 신호가 제1 레벨일 때 입력 데이터를 래치하고, 클럭 신호가 제2 레벨일 때 래치된 입력 데이터를 출력으로 제공한다. 펄스 신호 생성기는 래치부에 인가되는 펄스 신호를 생성한다. 트랜지스터들 중 플립플롭의 설정시간(setup time)을 증감시키는 트랜지스터는 2가지 이상의 레벨을 가지는 문턱전압(threshold voltage)들 중 제1 문턱전압을 가진다. 트랜지스터들 중 플립플롭의 클럭-투-큐(clock-to-q) 지연시간을 증감시키는 트랜지스터 및 펄스 신호 생성기는 제1 문턱전압과 다른 제2 문턱전압을 가진다.
Int. CL H03K 3/356 (2006.01)
CPC H03K 3/3562(2013.01) H03K 3/3562(2013.01) H03K 3/3562(2013.01)
출원번호/일자 1020090032553 (2009.04.15)
출원인 한국과학기술원
등록번호/일자 10-1045800-0000 (2011.06.27)
공개번호/일자 10-2010-0114156 (2010.10.25) 문서열기
공고번호/일자 (20110704) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2009.04.15)
심사청구항수 7

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 신영수 대한민국 대전광역시 유성구
2 김재현 대한민국 서울특별시 강서구
3 오충기 대한민국 대전광역시 서구

대리인

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번호 이름 국적 주소
1 박영우 대한민국 서울특별시 강남구 논현로 ***, *층 **세기특허법률사무소 (역삼동, 세일빌딩)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2009.04.15 수리 (Accepted) 1-1-2009-0225805-16
2 의견제출통지서
Notification of reason for refusal
2010.10.22 발송처리완료 (Completion of Transmission) 9-5-2010-0475643-28
3 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2010.12.13 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2010-0817856-22
4 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2010.12.13 수리 (Accepted) 1-1-2010-0817843-39
5 등록결정서
Decision to grant
2011.05.30 발송처리완료 (Completion of Transmission) 9-5-2011-0290091-21
6 [일부 청구항 포기]취하(포기)서
[Abandonment of Partial Claims] Request for Withdrawal (Abandonment)
2011.06.27 수리 (Accepted) 2-1-2011-0141443-82
7 출원인정보변경(경정)신고서
Notification of change of applicant's information
2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
8 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
9 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
10 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
11 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
12 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
13 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
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반도체 집적 회로에서 플립플롭(flip-flop) 장치에 있어서, 2개 이상의 트랜지스터를 사용하여 클럭 신호가 제1 레벨일 때 입력 데이터를 래치하고, 상기 클럭 신호가 제2 레벨일 때 상기 래치된 입력 데이터를 출력으로 제공하는 래치부; 및 상기 래치부에 인가되는 펄스 신호를 생성하는 펄스 신호 생성기를 포함하고, 상기 트랜지스터들 중 상기 플립플롭의 설정시간(setup time)을 증감시키는 트랜지스터는 2가지 이상의 레벨을 가지는 문턱전압(threshold voltage)들 중 제1 문턱전압을 가지고, 상기 트랜지스터들 중 상기 플립플롭의 클럭-투-큐(clock-to-Q) 지연시간을 증감시키는 트랜지스터 및 상기 펄스 신호 생성기는 상기 제1 문턱전압과 다른 제2 문턱전압을 가지며, 상기 래치부는, 상기 클럭 신호가 상기 제1 레벨일 때, 상기 입력 데이터를 래치하는 마스터 단; 및 상기 클럭 신호가 상기 제2 레벨일 때, 상기 마스터 단에서 래치된 상기 입력 데이터를 전달받아 상기 출력으로 제공하는 슬레이브 단을 포함하고, 상기 마스터 단에 포함된 트랜지스터는 상기 제1 문턱전압을 가지고, 상기 슬레이브 단에 포함된 트랜지스터 및 상기 펄스 신호 생성기는 상기 제1 문턱전압보다 높거나 낮은 레벨을 가지는 상기 제2 문턱전압을 가지며, 상기 마스터 단은, 상기 입력 데이터를 인가 받는 입력 단자를 구비하는 제1 삼상(tri-tate) 인버터; 상기 제1 삼상 인버터의 출력 단자에 연결된 입력 단자를 구비하는 제1 인버터; 및 상기 제1 인버터의 출력 단자에 연결된 입력 단자 및 상기 제1 삼상 인버터의 출력 단자에 연결된 출력 단자를 구비하는 제2 삼상 인버터를 포함하며, 상기 슬레이브 단은, 상기 제1 인버터의 출력 단자에 연결된 입력 단자를 구비하는 제3 삼상 인버터; 상기 제3 삼상 인버터의 출력 단자에 연결된 입력 단자를 구비하는 제2 인버터; 상기 제2 인버터의 출력 단자에 연결된 입력 단자 및 상기 제3 삼상 인버터의 출력 단자에 연결된 출력 단자를 구비하는 제4 삼상 인버터; 및 상기 제3 삼상 인버터의 출력 단자와 연결된 입력 단자 및 상기 출력을 제공하는 출력 단자를 구비하는 제3 인버터를 포함하며, 상기 제1 내지 제4 삼상 인버터는, 전원 전압과 접지 전압 사이에 순차적으로 캐스코드 연결된, 게이트에 상기 입력 데이터가 인가되는 제1 피모스(PMOS) 트랜지스터, 소스는 상기 제1 피모스 트랜지스터의 드레인에 연결되고 게이트에 상기 클럭 신호에 동기되고 상기 클럭 신호와 동일한 위상을 갖는 제1 펄스 신호가 인가되는 제2 피모스 트랜지스터, 드레인은 상기 제2 피모스 트랜지스터의 드레인에 연결되고 게이트에 상기 클럭 신호와 반대의 위상을 갖는 제2 펄스 신호가 인가되는 제1 엔모스 트랜지스터 및 드레인이 상기 제1 엔모스(NMOS) 트랜지스터의 소스와 연결되고 게이트에 상기 입력 데이터가 인가되는 제2 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 누설 전류를 감소시키는 혼합 문턱전압 플립플롭
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청구항 8은(는) 설정등록료 납부시 포기되었습니다
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반도체 집적 회로에서 플립플롭(flip-flop) 장치에 있어서, 2개 이상의 트랜지스터를 사용하여 클럭 신호가 제1 레벨일 때 입력 데이터를 래치하고, 상기 클럭 신호가 제2 레벨일 때 상기 래치된 입력 데이터를 출력으로 제공하는 래치부; 및 상기 래치부에 인가되는 펄스 신호를 생성하는 펄스 신호 생성기를 포함하고, 상기 트랜지스터들 중 상기 플립플롭의 설정시간(setup time)을 증감시키는 트랜지스터는 2가지 이상의 레벨을 가지는 문턱전압(threshold voltage)들 중 제1 문턱전압을 가지고, 상기 트랜지스터들 중 상기 플립플롭의 클럭-투-큐(clock-to-Q) 지연시간을 증감시키는 트랜지스터 및 상기 펄스 신호 생성기는 상기 제1 문턱전압과 다른 제2 문턱전압을 가지며, 상기 래치부는, 상기 클럭 신호가 상기 제1 레벨일 때, 상기 입력 데이터를 래치하는 마스터 단; 및 상기 클럭 신호가 상기 제2 레벨일 때, 상기 마스터 단에서 래치된 상기 입력 데이터를 전달받아 상기 출력으로 제공하는 슬레이브 단을 포함하고, 상기 마스터 단에 포함된 트랜지스터는 상기 제1 문턱전압을 가지고, 상기 슬레이브 단에 포함된 트랜지스터 및 상기 펄스 신호 생성기는 상기 제1 문턱전압보다 높거나 낮은 레벨을 가지는 상기 제2 문턱전압을 가지며, 상기 마스터 단은, 소스에 상기 입력 데이터가 인가되고 게이트에 상기 클럭 신호에 동기되고 상기 클럭 신호와 동일한 위상을 갖는 제1 펄스 신호가 인가되는 제1 피모스 트랜지스터; 드레인에 상기 입력 데이터가 인가되고 게이트에 상기 클럭 신호와 반대의 위상을 갖는 제2 펄스 신호가 인가되는 제1 엔모스 트랜지스터; 상기 제1 피모스 트랜지스터의 드레인과 상기 제1 엔모스 트랜지스터의 소스가 연결된 제1 연결점에 연결되는 입력 단자 및 상기 슬레이브 단에 연결되는 출력 단자를 구비하는 제1 인버터; 소스에 전원 전압이 인가되고 게이트는 상기 제1 인버터의 출력 단자에 연결되는 제2 피모스 트랜지스터; 게이트에 상기 제1 펄스 신호가 인가되고 소스는 상기 제2 피모스 트랜지스터의 드레인에 연결되며 드레인은 상기 제1 연결점에 연결되는 제3 피모스 트랜지스터; 게이트에 상기 제2 펄스 신호가 인가되고 드레인은 상기 제1 연결점에 연결되는 제2 엔모스 트랜지스터; 및 드레인은 상기 제2 엔모스 트랜지스터의 소스에 연결되고 소스는 접지 전압과 연결되며 게이트는 상기 제1 인버터의 출력 단자에 연결되는 제3 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 누설 전류를 감소시키는 혼합 문턱전압 플립플롭
10 10
청구항 10은(는) 설정등록료 납부시 포기되었습니다
11 11
반도체 집적 회로에서 플립플롭(flip-flop) 장치에 있어서, 2개 이상의 트랜지스터를 사용하여 클럭 신호가 제1 레벨일 때 입력 데이터를 래치하고, 상기 클럭 신호가 제2 레벨일 때 상기 래치된 입력 데이터를 출력으로 제공하는 래치부; 및 상기 래치부에 인가되는 펄스 신호를 생성하는 펄스 신호 생성기를 포함하고, 상기 트랜지스터들 중 상기 플립플롭의 설정시간(setup time)을 증감시키는 트랜지스터는 2가지 이상의 레벨을 가지는 문턱전압(threshold voltage)들 중 제1 문턱전압을 가지고, 상기 트랜지스터들 중 상기 플립플롭의 클럭-투-큐(clock-to-Q) 지연시간을 증감시키는 트랜지스터 및 상기 펄스 신호 생성기는 상기 제1 문턱전압과 다른 제2 문턱전압을 가지며, 상기 래치부는, 상기 클럭 신호가 상기 제1 레벨일 때, 상기 입력 데이터를 래치하는 마스터 단; 및 상기 클럭 신호가 상기 제2 레벨일 때, 상기 마스터 단에서 래치된 상기 입력 데이터를 전달받아 상기 출력으로 제공하는 슬레이브 단을 포함하고, 상기 마스터 단에 포함된 트랜지스터는 상기 제1 문턱전압을 가지고, 상기 슬레이브 단에 포함된 트랜지스터 및 상기 펄스 신호 생성기는 상기 제1 문턱전압보다 높거나 낮은 레벨을 가지는 상기 제2 문턱전압을 가지며, 상기 마스터 단은, 소스에 전원 전압이 인가되고 게이트에 상기 클럭 신호에 동기되고 상기 클럭 신호와 동일한 위상을 갖는 제1 펄스 신호가 인가되는 제1 피모스 트랜지스터; 상기 제1 피모스 트랜지스터의 드레인에 연결되는 입력 단자를 구비하는 제1 인버터; 소스는 상기 제1 피모스 트랜지스터의 드레인에 연결되는 제2 피모스 트랜지스터; 드레인은 상기 제1 피모스 트랜지스터의 드레인에 연결되고 게이트는 상기 제1 인버터의 출력 단자에 연결되는 제1 엔모스 트랜지스터; 게이트에 상기 입력 데이터가 인가되고 소스에 접지 전압이 연결되며 드레인은 상기 제2 피모스 트랜지스터의 드레인과 상기 제1 엔모스 트랜지스터의 소스가 연결된 제1 연결점에 연결되는 제2 엔모스 트랜지스터; 드레인은 상기 제1 피모스 트랜지스터의 드레인에 연결되고 게이트는 상기 제1 인버터의 출력 단자에 연결되는 제3 엔모스 트랜지스터; 소스는 상기 제1 피모스 트랜지스터의 드레인에 연결되고 게이트는 상기 제1 연결점에 연결되는 제3 피모스 트랜지스터; 및 게이트에 상기 입력 데이터가 반전된 신호가 인가되고 소스에 상기 접지 전압이 연결되며 드레인은 상기 제2 피모스 트랜지스터의 게이트, 상기 제3 엔모스 트랜지스터의 소스 및 상기 제3 피모스 트랜지스터의 드레인이 연결된 제2 연결점에 연결되는 제4 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 누설 전류를 감소시키는 혼합 문턱전압 플립플롭
12 12
청구항 12은(는) 설정등록료 납부시 포기되었습니다
13 13
반도체 집적 회로에서 플립플롭 장치에 있어서, 클럭 신호가 제1 레벨일 때, 입력 데이터를 래치하는 마스터 단; 상기 클럭 신호가 제2 레벨일 때, 상기 마스터 단에서 래치된 상기 입력 데이터를 전달받아 출력으로 제공하는 슬레이브 단; 및 상기 마스터 단 및 상기 슬레이브 단에 인가되는 펄스 신호를 생성하는 펄스 신호 생성기를 포함하고, 상기 마스터 단은, 상기 입력 데이터를 인가받는 입력 단자를 구비하는 제1 삼상(tri-tate) 인버터; 상기 제1 삼상 인버터의 출력 단자에 연결된 입력 단자를 구비하는 제1 인버터; 및 상기 제1 인버터의 출력 단자에 연결되는 입력 단자 및 상기 제1 삼상 인버터의 출력 단자에 연결되는 출력 단자를 구비하는 제2 삼상 인버터를 포함하고, 상기 슬레이브 단은, 상기 제1 인버터의 출력 단자에 연결된 입력 단자를 구비하는 제3 삼상 인버터; 상기 제3 삼상 인버터의 출력 단자에 연결된 입력 단자를 구비하는 제2 인버터; 상기 제2 인버터의 출력 단자에 연결되는 입력 단자 및 상기 제3 삼상 인버터의 출력 단자에 연결되는 출력 단자를 구비하는 제4 삼상 인버터; 및 상기 제3 삼상 인버터의 출력 단자와 연결된 입력 단자 및 상기 출력을 제공하는 출력 단자를 구비하는 제3 인버터를 포함하며, 상기 제1 및 제2 삼상 인버터는 2가지 이상의 레벨을 가지는 문턱전압들 중 제2 문턱전압보다 낮은 레벨을 가지는 제1 문턱전압을 가지고, 상기 제1 내지 제3 인버터, 상기 제3 및 제4 삼상 인버터 및 상기 펄스 신호 생성기는 상기 제1 문턱 전압보다 높은 레벨을 가지는 상기 제2 문턱전압을 가지는 것을 특징으로 하는 누설 전류를 감소시키는 혼합 문턱전압 플립플롭
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