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누설 전류를 감소시키는 비대칭 플립플롭

  • 기술번호 : KST2014011543
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 누설 전류를 감소시킬 수 있는 비대칭 플립플롭이 개시된다. 비대칭 플립플롭은 마스터 단 및 슬레이브 단을 포함한다. 마스터 단은 클럭 신호가 하이 레벨일 때, 입력 데이터를 래치한다. 슬레이브 단은 클럭 신호가 로우 레벨일 때, 마스터 단에 래치되어 있던 입력 데이터를 전달 받아 출력으로 제공한다. 마스터 단은, 입력 데이터 값에 따라 게이트 길이가 바이어스(gate-length bias)된 트랜지스터들을 선택적으로 구비하는 1군의 인버터들을 포함하고, 슬레이브 단은 상기 출력 값에 따라 게이트 길이가 바이어스된 트랜지스터들을 선택적으로 구비하는 제2 군의 인버터들을 포함한다.
Int. CL H03K 3/356 (2006.01)
CPC H03K 3/35625(2013.01) H03K 3/35625(2013.01) H03K 3/35625(2013.01)
출원번호/일자 1020070030773 (2007.03.29)
출원인 한국과학기술원
등록번호/일자 10-0879509-0000 (2009.01.13)
공개번호/일자 10-2008-0088189 (2008.10.02) 문서열기
공고번호/일자 (20090120) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.03.29)
심사청구항수 11

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 신영수 대한민국 대전 유성구
2 서문준 대한민국 서울 영등포구

대리인

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번호 이름 국적 주소
1 박영우 대한민국 서울특별시 강남구 논현로 ***, *층 **세기특허법률사무소 (역삼동, 세일빌딩)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2007.03.29 수리 (Accepted) 1-1-2007-0245734-62
2 선행기술조사의뢰서
Request for Prior Art Search		 2008.03.07 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2008.04.16 수리 (Accepted) 9-1-2008-0023591-77
4 의견제출통지서
Notification of reason for refusal		 2008.07.04 발송처리완료 (Completion of Transmission) 9-5-2008-0359841-15
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2008.08.08 수리 (Accepted) 1-1-2008-0569075-26
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2008.08.08 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0569073-35
7 등록결정서
Decision to grant		 2009.01.09 발송처리완료 (Completion of Transmission) 9-5-2009-0010930-86
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
클럭 신호가 제1 레벨일 때, 입력 데이터를 래치하는 마스터 단; 및상기 클럭 신호가 제2 레벨일 때, 상기 마스터 단에 래치된 입력 데이터를 전달 받아 출력으로 제공하는 슬레이브 단을 포함하며, 상기 마스터 단은, 상기 입력 데이터 값에 따라 게이트 길이가 바이어스(gate-length bias)된 트랜지스터들을 선택적으로 구비하는 1군의 인버터들을 포함하고,상기 슬레이브 단은 상기 출력 값에 따라 게이트 길이가 바이어스된 트랜지스터들을 선택적으로 구비하는 제2 군의 인버터들을 포함하며,상기 마스터 단은,상기 입력 데이터를 인가받는 입력 단자를 구비하는 제1 삼상(tri-state) 인버터;상기 제1 삼상 인버터의 출력 단자에 연결된 입력 단자를 구비하는 제1 인버터;상기 제1 인버터의 출력 단자에 연결되는 입력단자와 상기 제1 삼상 인버터의 출력단자에 연결되는 출력단자를 구비하는 제2 삼상 인버터; 및상기 제1 인버터의 출력 단자에 연결되는 입력단자와 상기 슬레이브 단에 연결되는 출력 단자를 구비하는 제3 삼상 인버터를 포함하는 것을 특징으로 하는 누설 전류를 감소시키는 비대칭 플립플롭(flip-flop)
2 2
삭제
3 3
제1항에 있어서, 상기 슬레이브 단은,상기 제3 삼상 인버터의 출력 단자와 연결된 입력단자, 및 상기 출력을 제공하는 출력단자를 구비하는 제2 인버터;상기 제2 인버터의 입력 단자에 연결되는 입력단자를 구비하는 제3 인버터; 및상기 제3 인버터의 출력 단자에 연결되는 입력단자 및 상기 제3 삼상 인버터의 출력단자에 연결되는 출력 단자를 구비하는 제4 삼상 인버터를 포함하는 것을 특징으로 하는 누설 전류를 감소시키는 비대칭 플립플롭
4 4
제3항에 있어서, 상기 제1 삼상 인버터는,전원 전압과 접지 전압 사이에 순차적으로 캐스코드 연결된,게이트에 상기 입력 데이터를 인가받는 제1 피모스 트랜지스터, 소스는 상기 제1 피모스 트랜지스터의 드레인에 연결되고, 게이트에 상기 클럭 신호에 동기되고 상기 클럭 신호와 동일한 위상을 갖는 제1 펄스 신호를 인가받는 제2 피모스 트랜지스터, 드레인이 상기 제2 피모스 트랜지스터의 드레인에 연결되고 게이트에 상기 클럭 신호와 반대의 위상을 갖는 제2 펄스 신호를 인가받는 제1 엔모스 트랜지스터 및 드레인이 상기 제1 엔모스 트랜지스터의 소스에 연결되고 게이트에 상기 입력을 인가받는 제2 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 누설 전류를 감소시키는 비대칭 플립플롭
5 5
제4항에 있어서, 상기 제1 인버터는 제3 피모스 트랜지스터 및 제3 엔모스 트랜지스터를 포함하고,상기 제2 삼상 인버터는,상기 전원 전압과 상기 접지 전압 사이에 순차적으로 캐스코드 연결된, 게이트가 상기 제1 인버터의 출력 단자에 연결된 제4 피모스 트랜지스터, 게이트에 상기 제2 펄스 신호를 인가받는 제5 피모스 트랜지스터, 게이트에 상기 제1 펄스 신호를 인가받는 제4 엔모스 트랜지스터 및 게이트가 상기 제1 인버터의 출력 단자에 연결된 제5 엔모스 트랜지스터를 포함하고,상기 제3 삼상 인버터는,상기 전원 전압과 상기 접지 전압 사이에 순차적으로 캐스코드 연결된, 게이트가 상기 제1 인버터의 출력 단자에 연결된 제6 피모스 트랜지스터, 게이트에 상기 제2 펄스 신호를 인가받는 제7 피모스 트랜지스터, 게이트에 상기 제1 펄스 신호를 인가받는 제6 엔모스 트랜지스터 및 게이트가 상기 제1 인버터의 출력 단자에 연결된 제7 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 누설 전류를 감소시키는 비대칭 플립 플롭
6 6
제5항에 있어서, 상기 제4 삼상 인버터는,상기 전원 전압과 상기 접지 전압 사이에 순차적으로 캐스코드 연결된, 게이트가 상기 제3 인버터의 출력 단자에 연결된 제8 피모스 트랜지스터, 게이트에 상기 제1 펄스 신호를 인가받는 제9 피모스 트랜지스터, 게이트에 상기 제2 펄스 신호를 인가받는 제8 엔모스 트랜지스터 및 게이트가 상기 제1 인버터의 출력 단자에 연결된 제9 엔모스 트랜지스터를 포함하고,상기 제3 인버터는 제10 피모스 트랜지스터 및 제10 엔모스 트랜지스터를 포함하고,상기 제2 인버터는 제11 피모스 트랜지스터 및 제11 엔모스 트랜지스터를 포함하는 것을 특징으로 하는 누설 전류를 감소시키는 비대칭 플립플롭
7 7
제6항에 있어서, 상기 입력 데이터의 값이 0일 때,상기 마스터 단의 트랜지스터들 중 상기 0인 입력 데이터에 의하여 턴 오프 되는 트랜지스터들이 선택적으로 상기 게이트 길이가 바이어스된 트랜지스터들인 것을 특징으로 하는 누설 전류를 감소시키는 비대칭 플립플롭
8 8
제6항에 있어서, 상기 입력 데이터의 값이 1 일 때,상기 마스터 단의 트랜지스터들 중 상기 1인 입력에 의하여 턴 오프 되는 트랜지스터들이 선택적으로 상기 게이트 길이가 바이어스된 트랜지스터들인 것을 특징으로 하는 누설 전류를 감소시키는 비대칭 플립플롭
9 9
제6항에 있어서, 상기 출력 값이 0 일 때,상기 슬레이브 단의 트랜지스터들 중 상기 0인 출력에 의하여 턴 오프 되는 트랜지스터들이 선택적으로 상기 게이트 길이가 바이어스된 트랜지스터들인 것을 특징으로 하는 누설 전류를 감소시키는 비대칭 플립플롭
10 10
제6항에 있어서, 상기 출력 값이 1일 때,상기 슬레이브 단의 트랜지스터들 중 상기 1인 출력에 의하여 턴 오프 되는 트랜지스터들이 선택적으로 상기 게이트 길이가 바이어스된 트랜지스터들인 것을 특징으로 하는 누설 전류를 감소시키는 비대칭 플립플롭
11 11
제6항에 있어서, 상기 입력데이터의 값이 0이고, 상기 출력 값이 1일 때,상기 마스터 단의 트랜지스터들 중 상기 0인 입력에 의하여 턴 오프 되는 트랜지스터들과 상기 슬레이브 단의 트랜지스터들 중 상기 1인 출력에 의하여 턴 오프 되는 트랜지스터들과 상기 제7 피모스 트랜지스터들이 선택적으로 상기 게이트 길이가 바이어스된 트랜지스터들인 것을 특징으로 하는 누설 전류를 감소시키는 비대칭 플립플롭
12 12
제6항에 있어서, 상기 입력 데이터의 값이 1이고, 상기 출력 값이 0일 때,상기 마스터 단의 트랜지스터들 중 상기 1인 입력에 의하여 턴 오프 되는 트랜지스터들과 상기 슬레이브 단의 트랜지스터들 중 상기 0인 출력에 의하여 턴 오프 되는 트랜지스터들과 상기 제6 엔모스 트랜지스터가 선택적으로 상기 게이트 길이가 바이어스된 트랜지스터들인 것을 특징으로 하는 비대칭 플립플롭
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.