| 1 |
1
제1 전류원부;입력 신호를 수신하여 상기 제1 전류원부로부터 출력되는 전류의 개폐를 제어하는 트랜지스터부, 출력 신호를 생성하는 출력 노드 및 상기 출력 신호의 변화에 관계없이 상기 출력 노드의 전류를 일정하게 흘리는 제2 전류원부를 포함하고, 상기 출력 노드는 상기 트랜지스터부와 상기 제2 전류원부 사이에 위치하는 입출력부; 및제1 클록 신호와 제2 클록 신호(상기 제2 클록 신호는 상기 제1 클록 신호의 반전 신호에 상응함)를 입력받아 상기 제1 및 제2 클록 신호들 각각의 제1 에지에서 출력 신호에 대하여 샘플링 연산을 수행하는 RTD(Resonant Tunneling Diode) 네트워크부를 포함하고,상기 트랜지스터부는 제1 입력 신호를 입력받는 제1 트랜지스터 및 제2 입력 신호를 입력받는 제2 트랜지스터를 포함하고 상기 제1 트랜지스터와 상기 제2 트랜지스터 각각은 상기 제1 직류원부와 직렬로 연결되는 CML(Current Mode Logic) 듀얼 에지 트리거 샘플링 회로
|
| 2 |
2
삭제
|
| 3 |
3
제1항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는P 타입 트랜지스터에 상응하는 것을 특징으로 하는 CML 듀얼 에지 트리거 샘플링 회로
|
| 4 |
4
제1항에 있어서, 상기 RTD 네트워크부는상기 제1 클록 신호를 입력받는 제1 RTD, 상기 제2 클록 신호를 입력받는 제2 RTD 및 상기 제1 RTD와 제2 RTD 사이에 있는 제1 RTD 노드를 포함하는 제1 SMOBILE(Symmetric MOnostable BIstable transition Logic Element)부; 및상기 제1 클록 신호를 입력받는 제3 RTD와 상기 제2 클록 신호를 입력받는 제4 RTD 및 상기 제3 RTD와 제4 RTD 사이에 있는 제2 RTD 노드를 포함하는 제2 SMOBILE부를 포함하는 것을 특징으로 하는 CML 듀얼 에지 트리거 샘플링 회로
|
| 5 |
5
제4항에 있어서, 상기 제1 및 제2 SMOBILE부들은 병렬로 연결되는 것을 특징으로 하는 CML 듀얼 에지 트리거 샘플링 회로
|
| 6 |
6
제5항에 있어서, 제1 RTD 노드와 제2 RTD 노드는상기 출력 노드와 연결된 것을 특징으로 하는 CML 듀얼 에지 트리거 샘플링 회로
|
| 7 |
7
입력 신호를 기초로 Return-to-Zero (RZ) 출력 신호를 생성하는 CML(Current Mode Logic) 듀얼 에지 트리거 샘플링 회로; 및상기 RZ 출력 신호를 입력받아 Non-Return-to-Zero (NRZ) 출력 신호를 생성하는 SR 래치를 포함하고,상기 샘플링 회로는 제1 전류원부; 입력 신호를 수신하여 상기 제1 전류원부로부터 출력되는 전류의 개폐를 제어하는 트랜지스터부, 출력 신호를 생성하는 출력 노드 및 상기 출력 신호의 변화에 관계없이 상기 출력 노드의 전류를 일정하게 흘리는 제2 전류원부를 포함하고, 상기 출력 노드는 상기 트랜지스터부와 상기 제2 전류원부 사이에 위치하는 입출력부; 및 제1 클록 신호와 제2 클록 신호(상기 제2 클록 신호는 상기 제1 클록 신호의 반전 신호에 상응함)를 입력받아 상기 제1 및 제2 클록 신호들 각각의 제1 에지에서 출력 신호에 대하여 샘플링 연산을 수행하는 RTD(Resonant Tunneling Diode) 네트워크부를 포함하고,상기 트랜지스터부는 제1 입력 신호를 입력받는 제1 트랜지스터 및 제2 입력 신호를 입력받는 제2 트랜지스터를 포함하고 상기 제1 트랜지스터와 상기 제2 트랜지스터 각각은 상기 제1 직류원부와 직렬로 연결되는 디 플립플롭
|
| 8 |
8
삭제
|
| 9 |
9
제7항에 있어서, 상기 제1 트랜지스터 및 상기 제2 트랜지스터는P 타입 트랜지스터에 상응하는 것을 특징으로 하는 디 플립플롭
|
| 10 |
10
제7항에 있어서, 상기 RTD 네트워크부는상기 제1 클록 신호를 입력받는 제1 RTD, 상기 제2 클록 신호를 입력받는 제2 RTD 및 상기 제1 RTD와 제2 RTD 사이에 있는 제1 RTD 노드를 포함하는 제1 SMOBILE(Symmetric MOnostable BIstable transition Logic Element)부; 및상기 제1 클록 신호를 입력받는 제3 RTD와 상기 제2 클록 신호를 입력받는 제4 RTD 및 상기 제3 RTD와 제4 RTD 사이에 있는 제2 RTD 노드를 포함하는 제2 SMOBILE부를 포함하는 것을 특징으로 하는 디 플립플롭
|
| 11 |
11
제10항에 있어서, 제1 RTD 노드와 제2 RTD 노드는상기 출력 노드와 연결된 것을 특징으로 하는 디 플립플롭
|
| 12 |
12
제7항에 있어서, 상기 SR 래치는상기 RZ 출력 신호를 입력받는 제2 트랜지스터부, 상기 제2 트랜지스터부와 직렬로 연결된 RTD부 및 상기 제2 트랜지스터부와 상기 RTD부 사이에서 상기 NRZ 출력 신호를 생성하는 출력 노드를 포함하는 것을 특징으로 하는 디 플립플롭
|
| 13 |
13
제12항에 있어서, 상기 SR 래치는상기 제2 트랜지스터부와 직렬로 연결된 DC 바이어스부를 더 포함하여 DC 전압을 낮추는 것을 특징으로 하는 디 플립플롭
|
| 14 |
14
제1 전류원;직렬로 연결된 제1 트랜지스터와 제2 전류원, 상기 제1 트랜지스터와 상기 제2 전류원 사이에서 제1 출력 신호를 생성하는 제1 출력 노드, 직렬로 연결된 제2 트랜지스터와 제3 전류원 및 상기 제2 트랜지스터와 상기 제3 전류원 사이에서 제2 출력 신호를 생성하는 제2 출력 노드를 포함하고, 상기 제1 트랜지스터와 상기 제2 트랜지스터 각각은 상기 제1 전류원과 직렬로 연결되는 입출력부; 및제1 클록 신호를 입력받는 제1 RTD, 제2 클록 신호(상기 제2 클록 신호는 상기 제1 클록 신호의 반전 신호에 상응함)를 입력받는 제2 RTD 및 상기 제1 RTD와 상기 제2 RTD 사이에 있는 제1 RTD 노드를 포함하는 제1 SMOBILE부와 상기 제1 클록 신호를 입력받는 제3 RTD와 상기 제2 클록 신호를 입력받는 제4 RTD 및 상기 제3 RTD와 상기 제4 RTD 사이에 있는 제2 RTD 노드를 포함하는 제2 SMOBILE부를 포함하는 RTD 네트워크부를 포함하는 CML(Current Mode Logic) 듀얼 에지 트리거 샘플링 회로
|
| 15 |
15
입력 신호를 기초로 Return-to-Zero (RZ) 출력 신호를 생성하는 CML(Current Mode Logic) 듀얼 에지 트리거 샘플링 회로; 및상기 RZ 출력 신호를 입력받아 Non-Return-to-Zero (NRZ) 출력 신호를 생성하는 SR 래치를 포함하고,상기 샘플링 회로는 제1 전류원; 직렬로 연결된 제1 트랜지스터와 제2 전류원, 상기 제1 트랜지스터와 상기 제2 전류원 사이에서 제1 출력 신호를 생성하는 제1 출력 노드, 직렬로 연결된 제2 트랜지스터와 제3 전류원 및 상기 제2 트랜지스터와 상기 제3 전류원 사이에서 제2 출력 신호를 생성하는 제2 출력 노드를 포함하고, 상기 제1 트랜지스터와 상기 제2 트랜지스터 각각은 상기 제1 전류원과 직렬로 연결되는 입출력부; 및 제1 클록 신호를 입력받는 제1 RTD, 제2 클록 신호(상기 제2 클록 신호는 상기 제1 클록 신호의 반전 신호에 상응함)를 입력받는 제2 RTD 및 상기 제1 RTD와 상기 제2 RTD 사이에 있는 제1 RTD 노드를 포함하는 제1 SMOBILE부와 상기 제1 클록 신호를 입력받는 제3 RTD와 상기 제2 클록 신호를 입력받는 제4 RTD 및 상기 제3 RTD와 상기 제4 RTD 사이에 있는 제2 RTD 노드를 포함하는 제2 SMOBILE부를 포함하는 RTD 네트워크부를 포함하는 디 플립플롭
|
