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멀티코어 시스템 및 멀티코어 시스템의 메모리 관리 장치

  • 기술번호 : KST2014050446
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 많은 수의 프로세싱 코어가 집적된 CMP(chip multi-processor)에 적용가능한 메모리 관리 장치 및 이러한 메모리 관리 장치가 적용된 멀티코어 시스템이 제공된다. 본 발명의 일 양상에 의하면, 멀티코어 시스템의 각 코어는 캐시와 로컬 스토어를 갖는다. 캐시는 데이터 일관성을 지원하지 아니하고 로컬 스토어는 데이터 일관성을 지원한다. 각 코어는 캐시 또는 로컬 스토어를 통해 메모리 블록에 페이지 단위로 접근하는데, 해당 페이지의 페이지 디스크립터에는 그 페이지가 캐시로 로드되어야 하는지 또는 로컬 스토어로 로드되어야 하는지를 나타내는 필드가 있다. 이에 따라 페이지는 일관성 보장의 필요성에 따라 캐시 또는 로컬 스토어로 선택적으로 로드되고 해당 페이지의 페이지 디스크립터가 수정된다.
Int. CL G06F 9/50 (2018.01.01) G06F 9/46 (2006.01.01)
CPC G06F 9/5016(2013.01) G06F 9/5016(2013.01)
출원번호/일자 1020100134895 (2010.12.24)
출원인 서울대학교산학협력단
등록번호/일자 10-1192423-0000 (2012.10.11)
공개번호/일자 10-2012-0072952 (2012.07.04) 문서열기
공고번호/일자 (20121018) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2010.12.24)
심사청구항수 10

출원인

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번호 이름 국적 주소
1 서울대학교산학협력단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 이재진 대한민국 서울특별시 관악구
2 장춘기 대한민국 경기도 안양시 만안구
3 박정호 대한민국 서울특별시 관악구

대리인

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번호 이름 국적 주소
1 특허법인 신지 대한민국 서울특별시 강남구 테헤란로*길 **, *층 ***호실(역삼동, 청원빌딩)

최종권리자

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번호 이름 국적 주소
1 서울대학교산학협력단 서울특별시 관악구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2010.12.24 수리 (Accepted) 1-1-2010-0858393-90
2 보정요구서
Request for Amendment		 2011.01.04 발송처리완료 (Completion of Transmission) 1-5-2011-0000751-25
3 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2011.01.13 수리 (Accepted) 1-1-2011-0030678-44
4 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2011.01.14 수리 (Accepted) 1-1-2011-0030932-47
5 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2011.01.27 수리 (Accepted) 1-1-2011-0069056-68
6 선행기술조사의뢰서
Request for Prior Art Search		 2011.09.15 수리 (Accepted) 9-1-9999-9999999-89
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2011.09.27 수리 (Accepted) 4-1-2011-5195109-43
8 선행기술조사보고서
Report of Prior Art Search		 2011.10.20 수리 (Accepted) 9-1-2011-0085254-20
9 의견제출통지서
Notification of reason for refusal		 2012.03.09 발송처리완료 (Completion of Transmission) 9-5-2012-0140859-95
10 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2012.03.26 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2012-0241118-26
11 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2012.03.26 수리 (Accepted) 1-1-2012-0241120-18
12 등록결정서
Decision to grant		 2012.09.26 발송처리완료 (Completion of Transmission) 9-5-2012-0572132-87
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.01.14 수리 (Accepted) 4-1-2013-5007213-54
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.03.17 수리 (Accepted) 4-1-2015-5033829-92
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.05.13 수리 (Accepted) 4-1-2015-5062924-01
16 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.13 수리 (Accepted) 4-1-2019-5093546-10
17 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.23 수리 (Accepted) 4-1-2019-5101798-31
18 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.02 수리 (Accepted) 4-1-2019-5154561-59
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
제 1 프로세서가 접근하려는 페이지를 지시하고 그 페이지가 메모리 영역으로부터 제 1 프로세서의 캐시로 로드될지 또는 제 1 프로세서의 로컬 스토어로 로드될지를 나타내는 로드 위치 결정 필드를 갖는 페이지 디스크립터를 제 1 프로세서의 TLB(translation lookaside buffer, 변환 참조 버퍼)로 복사하는 제 1 TLB 예외 처리부; 및상기 페이지가 페이지 일관성(page coherence)이 보장되어야 하는 쓰기 공유 페이지(write-shared page)인 경우, 그 페이지에 접근했던 제 2 프로세서의 캐시가 플러시되고 제 2 프로세서의 TLB가 무효화되도록 인터럽트 메시지를 제 2 프로세서로 전달하고, 제 2 프로세서의 응답에 따라 제 1 프로세서의 캐시를 플러시하고 상기 로드 위치 결정 필드를 수정하는 제 2 TLB 예외 처리부; 를 포함하는 멀티코어 시스템의 메모리 관리 장치
2 2
제 1 항에 있어서, 정해진 일관성 프로토콜에 따라 페이지 일관성이 보장될 수 있도록 상기 제 1 및 제 2 프로세서의 로컬 스토어를 제어하는 일관성 보장부; 를 더 포함하는 멀티코어 시스템의 메모리 관리 장치
3 3
제 1 항에 있어서, 상기 제 1 TLB 예외 처리부는 상기 페이지 디스크립터를 상기 TLB에 복사하는 동안 상기 페이지 디스크립터에 락(lock)을 설정하는 멀티코어 시스템의 메모리 관리 장치
4 4
제 1 항에 있어서, 상기 제 2 TLB 예외 처리부는 상기 페이지를 적어도 2개의 프로세서가 접근하였고 그 중 적어도 하나의 프로세서가 쓰기 오퍼레이션을 위해 접근하였는지 여부에 따라 상기 페이지가 쓰기 공유 페이지인지 여부를 판단하는 멀티코어 시스템의 메모리 관리 장치
5 5
제 1 항에 있어서, 상기 제 2 TLB 예외 처리부는 상기 제 2 프로세서의 응답에 따라, 제 1 또는 제 3 프로세서가 상기 페이지에 접근할 때 상기 페이지가 제 1 또는 제 3 프로세서의 로컬 스토어로 로드되도록 상기 로드 위치 결정 필드를 수정하는 멀티코어 시스템의 메모리 관리 장치
6 6
제 1 항에 있어서, 상기 로드 위치 결정 필드는 적어도 하나의 비트 영역을 포함하는 멀티코어 시스템의 메모리 관리 장치
7 7
제 2 항에 있어서, 상기 일관성 보장부는 어느 하나의 프로세서의 로컬 스토어에서 수정된 페이지를 다른 프로세서가 참조할 수 있도록 릴리스(release) 일관성 프로토콜에 따라 상기 수정된 페이지를 상기 메모리 영역에 반영하는 멀티코어 시스템의 메모리 관리 장치
8 8
제 1 프로세서, 메모리 일관성을 제공하지 아니하는 제 1 캐시, 및 메모리 일관성을 제공하는 제 1 로컬 스토어를 포함하는 제 1 코어;제 2 프로세서, 메모리 일관성을 제공하지 아니하는 제 2 캐시, 및 메모리 일관성을 제공하는 제 2 로컬 스토어를 포함하는 제 2 코어;제 1 또는 제 2 프로세서가 접근하려는 페이지에 관한 페이지 디스크립터의 로드 위치 결정 비트에 따라 상기 페이지를 제 1 또는 제 2 캐시에 복사하거나 제 1 또는 제 2 로컬 스토어에 복사하는 메모리 관리부; 를 포함하는 멀티코어 시스템
9 9
제 8 항에 있어서, 상기 메모리 관리부는 상기 페이지가 페이지 일관성(page coherence)이 보장되어야 하는 쓰기 공유 페이지(write-shared page)인 경우, 상기 로드 위치 결정 비트를 수정하는 멀티코어 시스템
10 10
제 8 항에 있어서, 상기 메모리 관리부는 정해진 일관성 프로토콜에 따라 페이지 일관성이 보장될 수 있도록 상기 제 1 및 제 2 로컬 스토어를 제어하는 멀티코어 시스템
지정국 정보가 없습니다
패밀리정보가 없습니다
순번, 연구부처, 주관기관, 연구사업, 연구과제의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 국가R&D 연구정보 정보 표입니다.
순번 연구부처 주관기관 연구사업 연구과제
1 교육과학기술부 서울대학교 산학협력단 창의적연구지원사업 매니코어 프로그래밍연구단