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반도체 소자의 채널 모델링 장치

  • 기술번호 : KST2014063080
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명의 실시예는 반도체 소자의 채널 모델링 장치 및 방법에 관한 것이다. 더 상세하게는 DGA(Dummy Gate Assisted) MOSFET(Mmetal-Oxide Semiconductor Field-Effect Transistor) 등의 반도체소자에서 설계 형태에 따라 채널 영역의 형태가 다양해지는 경우 그 전기적 특성을 빠르게 모델링 함으로써 반도체 설계시의 효율성을 증대하고자 하는 반도체 소자의 채널 모델링 장치 및 방법에 관한 것이다.
Int. CL H01L 21/00 (2006.01) G06F 17/50 (2006.01)
CPC H01L 21/67276(2013.01) H01L 21/67276(2013.01)
출원번호/일자 1020130096865 (2013.08.14)
출원인 한국과학기술원
등록번호/일자 10-1494808-0000 (2015.02.12)
공개번호/일자
공고번호/일자 (20150223) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2013.08.14)
심사청구항수 12

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 이희철 대한민국 대전 유성구
2 이민수 대한민국 대전 유성구

대리인

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번호 이름 국적 주소
1 이철희 대한민국 서울특별시 강남구 도곡로**길 **(역삼동) 베리타스빌딩, *-*층(베리타스국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2013.08.14 수리 (Accepted) 1-1-2013-0740174-23
2 선행기술조사의뢰서
Request for Prior Art Search		 2014.02.13 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2014.03.10 수리 (Accepted) 9-1-2014-0018901-17
4 의견제출통지서
Notification of reason for refusal		 2014.08.21 발송처리완료 (Completion of Transmission) 9-5-2014-0568031-04
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2014.08.29 수리 (Accepted) 1-1-2014-0826005-55
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2014.08.29 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2014-0826013-10
7 등록결정서
Decision to grant		 2014.11.14 발송처리완료 (Completion of Transmission) 9-5-2014-0776565-30
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
드레인 및 소스를 포함하는 반도체 소자의 채널 모델링 장치에 있어서,상기 드레인과 상기 소스 사이의 채널 영역의 길이(LD)에 대한 정보, 드레인 및 소스의 폭(WD)에 대한 정보, 상기 채널 영역의 폭에 대한 정보, 및 상기 드레인 및 소스의 폭 방향의 단부로부터 전류가 확산되는 상기 채널 영역과 상기 전류가 확산되지 않는 상기 채널 영역 사이의 경계의 방향과 상기 채널 영역의 길이 방향 사이의 각도를 나타내는 확산각도(θ)에 대한 정보를 포함하는 레이아웃 정보를 수신하는 정보수신부; 및상기 레이아웃 정보를 이용하여 상기 반도체 소자의 컨덕턴스 관련 정보를 산출하는 컨덕턴스 산출부를 포함하고, 상기 채널 영역의 길이(LD) 방향은 상기 드레인 및 소스의 폭 방향에 수직한 것을 특징으로 하는 모델링 장치
2 2
제 1항에 있어서,상기 채널 영역은, 상기 드레인 및 소스의 폭보다 좌측 및 우측으로 각각 소정길이(D)만큼 긴 것을 특징으로 하는 모델링 장치
3 3
제 2항에 있어서, 상기 모델링 장치는,상기 반도체 소자의 게이트와 상기 소스 사이에 인가되는 전압 및 상기 채널영역에 흐르는 전류를 측정한 결과를 이용하여 상기 확산각도를 산출하는 확산각도 산출부를 더 포함하는 것을 특징으로 하는 모델링 장치
4 4
제 3항에 있어서, 상기 확산각도는, (LD×tanθ)/2 값이 상기 소정길이보다 큰지 여부에 따라 상기 전압 및 상기 전류를 측정한 결과와 상기 길이(LD), 상기 폭(WD) 및 상기 확산각도 사이의 관계를 나타내는 서로 다른 수학식을 이용하여 산출되는 것을 특징으로 하는 모델링 장치
5 5
제 2항에 있어서, 상기 컨덕턴스 관련 정보는, (LD×tanθ)/2 값이 상기 소정길이보다 큰지 여부에 따라 상기 길이(LD), 상기 폭(WD) 및 상기 확산각도를 변수로 하는 서로 다른 수학식을 이용하여 산출되는 것을 특징으로 하는 모델링 장치
6 6
제 2항에 있어서, 상기 컨덕턴스 관련 정보는, (LD×tanθ)/2 값이 상기 소정길이보다 작거나 같은 경우, 다음의 수학식에 따라 상기 컨덕턴스 관련 정보인 (W/L)eff를 산출하는 것을 특징으로 하는 모델링 장치
7 7
제 2항에 있어서, 상기 컨덕턴스 관련 정보는, (LD×tanθ)/2 값이 상기 소정길이보다 큰 경우 다음의 수학식에 따라 상기 컨덕턴스 관련 정보인 (W/L)eff를 산출하는 것을 특징으로 하는 모델링 장치
8 8
채널 모델링 장치가 드레인 및 소스를 포함하는 반도체 소자의 채널을 모델링하는 방법에 있어서,상기 드레인과 상기 소스 사이의 채널 영역의 길이(LD)에 대한 정보, 상기 드레인 및 소스의 폭(WD)에 대한 정보, 상기 채널 영역의 폭에 대한 정보, 및 상기 드레인 및 소스의 폭 방향의 단부로부터 전류가 확산되는 상기 채널 영역과 상기 전류가 확산되지 않는 상기 채널 영역 사이의 경계의 방향과 상기 채널 영역의 길이 방향 사이의 각도를 나타내는 확산각도(θ)에 대한 정보를 포함하는 레이아웃 정보를 수신하는 과정; 및상기 레이아웃 정보를 이용하여 상기 반도체 소자의 컨덕턴스 관련 정보를 산출하는 과정을 포함하고, 상기 채널 영역의 길이(LD) 방향은 상기 드레인 및 소스의 폭 방향에 수직한 것을 특징으로 하는 모델링 방법
9 9
제 8항에 있어서,상기 채널 영역은, 상기 드레인 및 소스의 폭보다 좌측 및 우측으로 각각 소정길이(D)만큼 긴 것을 특징으로 하는 모델링 방법
10 10
제 9항에 있어서, 상기 모델링 장치는,상기 반도체 소자의 게이트와 상기 소스 사이에 인가되는 전압 및 상기 채널영역에 흐르는 전류를 측정한 결과를 이용하여 상기 확산각도를 산출하는 과정을 더 포함하는 것을 특징으로 하는 모델링 방법
11 11
제 9항에 있어서, 상기 컨덕턴스 관련 정보는, (LD×tanθ)/2 값이 상기 소정길이보다 작거나 같은 경우, 다음의 수학식에 따라 상기 컨덕턴스 관련 정보인 (W/L)eff를 산출하는 것을 특징으로 하는 모델링 방법
12 12
제 10항에 있어서, 상기 컨덕턴스 관련 정보는, (LD×tanθ)/2 값이 상기 소정길이보다 큰 경우 다음의 수학식에 따라 상기 컨덕턴스 관련 정보인 (W/L)eff를 산출하는 것을 특징으로 하는 모델링 방법
지정국 정보가 없습니다
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순번 패밀리번호 국가코드 국가명 종류
1 KR101492807 KR 대한민국 FAMILY
2 US08907380 US 미국 FAMILY
3 US20150001596 US 미국 FAMILY

DOCDB 패밀리 정보

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