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성능저하를 최소화 하는 비휘발성 메모리의 쓰기 산포 제어 방법

  • 기술번호 : KST2015003826
  • 담당센터 : 경기기술혁신센터
  • 전화번호 : 031-8006-1570
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 반도체 메모리 장치, 프로그램 방법 및 시스템을 개시하고 있다. 반도체 메모리 장치는 복수의 저항성 메모리 셀을 포함하는 메모리 셀 어레이; 및 상기 복수의 저항성 메모리 셀의 저항 상태를 반영한 디지털 코드값에 기초하여 상기 복수의 메모리 셀에 대한 ISPP 모드(Incremental Step Pulse Programming)시 초기 전압의 크기 및 초기 전압 인가 시간 중 적어도 어느 하나를 가변시키도록 제어하는 제어 블록을 포함한다. 따라서, 가장 나쁜 셀(worst cell)의 경우도 ISPP의 인크리멘탈(incremental) 단계를 최소화할 수 있으므로 쓰기 시간을 줄일 수 있으며 또한 불필요한 전류 소모를 줄일 수 있다.
Int. CL G11C 16/10 (2006.01) G11C 13/00 (2006.01)
CPC
출원번호/일자 1020120122369 (2012.10.31)
출원인 성균관대학교산학협력단
등록번호/일자 10-1385637-0000 (2014.04.09)
공개번호/일자
공고번호/일자 (20140424) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2012.10.31)
심사청구항수 22

출원인

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번호 이름 국적 주소
1 성균관대학교산학협력단 대한민국 경기도 수원시 장안구

발명자

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번호 이름 국적 주소
1 권기원 대한민국 경기 성남시 분당구
2 백종민 대한민국 전라북도 임실군
3 서동진 대한민국 광주 서구

대리인

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번호 이름 국적 주소
1 인비전 특허법인 대한민국 서울특별시 강남구 테헤란로 **길**, *층(대치동, 동산빌딩)

최종권리자

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번호 이름 국적 주소
1 성균관대학교산학협력단 경기도 수원시 장안구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2012.10.31 수리 (Accepted) 1-1-2012-0894005-14
2 [대리인선임]대리인(대표자)에 관한 신고서
[Appointment of Agent] Report on Agent (Representative)		 2013.02.18 수리 (Accepted) 1-1-2013-0141252-58
3 선행기술조사의뢰서
Request for Prior Art Search		 2013.07.04 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search		 2013.08.07 수리 (Accepted) 9-1-2013-0062370-15
5 의견제출통지서
Notification of reason for refusal		 2013.11.28 발송처리완료 (Completion of Transmission) 9-5-2013-0828031-91
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2014.01.08 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2014-0019455-70
7 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2014.01.08 수리 (Accepted) 1-1-2014-0019456-15
8 등록결정서
Decision to grant		 2014.03.31 발송처리완료 (Completion of Transmission) 9-5-2014-0224561-12
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2017.02.23 수리 (Accepted) 4-1-2017-5028829-43
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
복수의 저항성 메모리 셀을 포함하는 메모리 셀 어레이; 및상기 복수의 저항성 메모리 셀의 저항 상태를 반영한 디지털 코드값에 기초하여 상기 복수의 메모리 셀에 대한 ISPP(Incremental Step Pulse Programming) 모드시 초기 전압의 크기 및 초기 전압 인가 시간 중 적어도 어느 하나를 가변시키도록 제어하는 제어 블록을 포함하는 것을 특징으로 하는 반도체 메모리 장치
2 2
제 1 항에 있어서, 상기 제어 블록은검증 독출(verify read) 동작 시, 상기 복수의 저항성 메모리 셀의 저항값에 상응하는 전압을 감지하여 감지 전압을 출력하기 위한 독출 회로; 및데이터 입력을 위한 쓰기 동작 시, 상기 감지 전압과 쓰기 동작과 관련된 전압 인가 신호에 응답하여 프로그램 데이터를 상기 저항성 메모리 셀에 쓰는 기입 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치
3 3
제 1 항에 있어서, 상기 디지털 코드값은 상기 복수의 저항성 메모리 셀의 저항 상태를 모니터링하여 상기 복수의 저항성 메모리 셀의 저항 값 상태가 목표값 대비 벗어난 정도에 따라 적어도 2비트의 상기 디지털 코드값으로 생성되는 것을 특징으로 하는 반도체 메모리 장치
4 4
제 1 항에 있어서, 상기 디지털 코드값을 생성하는 ADC(Anolog to Digital Converter: 아날로그 대 디지털 변환기)를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치
5 5
제 1 항에 있어서, 상기 제어 블록은상기 디지털 코드값을 기반으로 상기 복수의 저항성 메모리 셀의 하나의 스테이트 값 - 스테이트 값은 SET(1) 또는 RESET(0)을 포함함 - 을 적어도 두 개의 레벨로 분류하는 것을 특징으로 하는 반도체 메모리 장치
6 6
제 5 항에 있어서, 상기 제어 블록은상기 디지털 코드값의 최상위 비트 값을 스테이트 값으로 독출하고,상기 디지털 코드값의 상기 최상위 비트를 제외한 나머지 비트 값을 기반으로 레벨 분류를 수행하여 분류된 레벨에 따라 상기 복수의 저항성 메모리 셀을 그룹핑하는 것을 특징으로 하는 반도체 메모리 장치
7 7
제 6 항에 있어서, 상기 제어 블록은상기 디지털 코드값이 4비트의 길이 값을 가질 경우, 상기 디지털 코드값의 하위 3비트를 기반으로 상기 저항성 메모리 셀의 하나의 스테이트 값을 3개의 레벨 - 3개의 레벨은 제 1 내지 제 3 레벨을 포함함 - 로 분류하고 제 1 내지 제 3 레벨에 따라 상기 복수의 저항성 메모리 셀을 그룹핑하는 것을 특징으로 하는 반도체 메모리 장치
8 8
제 7 항에 있어서, 상기 제어 블록은제 1 레벨의 저항성 메모리 셀은 미리 설정된 초기 전압 크기 또는 초기 전압 인가 시간을 기반으로 순차적으로 전압 크기 또는 전압 인가 시간을 증가시키며 ISPP 모드를 수행하도록 제어하고, 제 2 레벨의 저항성 메모리 셀은 초기 전압 크기 또는 초기 전압 인가 시간을 상기 제 1 레벨의 저항성 메모리 셀 대비 더 크거나 더 길게 인가하면서 ISPP 모드를 수행하도록 제어하며, 제 3 레벨의 저항성 메모리 셀은 초기 인가 전압의 크기 또는 초기 전압 인가 시간을 상기 제 1 및 제 2 저항성 메모리 셀 대비 가장 크거나 가장 길게 인가하면서 ISPP 모드를 수행하도록 제어하는 것을 특징으로 하는 반도체 메모리 장치
9 9
제 1 항에 있어서, 상기 복수의 저항성 메모리 셀에 서로 다른 초기 전압을 인가하기 위해, 복수의 스위치를 포함하는 DC 제너레이터(DC Generator)를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치
10 10
제 9 항에 있어서, 상기 DC 제너레이터는 상기 복수의 저항성 메모리 셀에 대한 초기 인가 전압 또는 초기 전압 인가 시간과 관련된 제어 신호를 기반으로 상기 복수의 스위치의 개폐를 제어함으로써 상기 복수의 저항성 메모리 셀에 전압을 인가하는 것을 특징으로 하는 반도체 메모리 장치
11 11
제 1 항에 있어서, 하나의 워드 라인에 연결된 복수의 메모리 셀이 하나의 파워 라인을 공유하여 동시에 쓰기 동작을 수행 시에, 상기 제어 블록은상기 하나의 워드 라인에 연결된 복수의 메모리 셀에 대한 ISPP 모드시 워드 라인을 통한 초기 인가 전압은 동일하게 가져가되, 비트 라인을 통해 인가되는 초기 전압의 크기는 상기 디지털 코드값에 따라 가변시키도록 제어하는 것을 특징으로 하는 반도체 메모리 장치
12 12
복수의 저항성 메모리 셀의 저항 상태를 반영한 디지털 코드값을 생성하는 단계;상기 생성된 디지털 코드값을 기반으로 상기 복수의 메모리 셀에 대한 ISPP 모드시 초기 전압의 크기 및 초기 전압 인가 시간 중 적어도 어느 하나를 가변시키도록 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀의 프로그램 방법
13 13
제 12 항에 있어서, 상기 디지털 코드값을 획득하는 단계는 상기 복수의 저항성 메모리 셀의 저항 상태를 모니터링하여 상기 복수의 저항성 메모리 셀의 저항 값 상태가 목표값 대비 벗어난 정도에 따라 소정 비트 수의 상기 디지털 코드값을 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀의 프로그램 방법
14 14
제 12 항에 있어서, 상기 제어 단계는상기 디지털 코드값을 기반으로 상기 복수의 저항성 메모리 셀의 하나의 스테이트 값 - 스테이트 값은 SET(1) 또는 RESET(0)을 포함함 - 를 적어도 두 개의 레벨로 분류하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀의 프로그램 방법
15 15
제 14 항에 있어서, 상기 제어 단계는 상기 디지털 코드값의 최상위 비트 값을 스테이트 값으로 독출하고, 상기 디지털 코드값의 상기 최상위 비트를 제외한 나머지 비트 값을 기반으로 상기 저항성 메모리 셀의 하나의 스테이트 값을 적어도 두 개의 레벨로 분류하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀의 프로그램 방법
16 16
제 15 항에 있어서, 상기 제어 단계는 상기 디지털 코드값이 4비트의 길이 값을 가질 경우, 상기 디지털 코드값의 하위 3비트를 기반으로 상기 저항성 메모리 셀의 하나의 스테이트 값을 3개의 레벨 - 3개의 레벨은 제 1 내지 제 3 레벨을 포함함 - 로 분류하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀의 프로그램 방법
17 17
제 16 항에 있어서, 상기 제어 단계는제 1 레벨의 저항성 메모리 셀은 미리 설정된 초기 전압 크기 또는 초기 전압 인가 시간을 기반으로 순차적으로 전압 크기 또는 전압 인가 시간을 증가시키며 ISPP 모드를 수행하도록 제어하고, 제 2 레벨의 저항성 메모리 셀은 초기 전압 크기 또는 초기 전압 인가 시간을 상기 제 1 레벨의 저항성 메모리 셀 대비 더 크거나 더 길게 인가하면서 ISPP 모드를 수행하도록 제어하며, 제 3 레벨의 저항성 메모리 셀은 초기 인가 전압의 크기 또는 초기 전압 인가 시간을 상기 제 1 및 제 2 저항성 메모리 셀 대비 가장 크거나 가장 길게 인가하면서 ISPP 모드를 수행하도록 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀의 프로그램 방법
18 18
제 12 항에 있어서,상기 초기 인가 전압 및 초기 전압 인가 시간과 관련된 제어 신호를 기반으로 상기 복수의 저항성 메모리 셀에 서로 다른 초기 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 셀의 프로그램 방법
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제 12 항에 있어서, 상기 제어 단계는하나의 워드 라인에 연결된 복수의 메모리 셀이 하나의 파워 라인을 공유하여 동시에 쓰기 동작을 수행 시에, 상기 복수의 메모리 셀에 대한 ISPP 모드시 워드 라인을 통한 초기 인가 전압은 동일하게 가져가되, 비트 라인을 통해 인가되는 초기 전압의 크기는 상기 디지털 코드값에 따라 가변시키도록 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 셀의 프로그램 방법
20 20
반도체 메모리 장치; 및상기 반도체 메모리 장치의 쓰기 동작과 검증 독출 동작을 제어하기 위한 프로세서를 포함하며, 상기 반도체 메모리 장치는,복수의 저항성 메모리 셀을 포함하는 메모리 셀 어레이; 및상기 복수의 저항성 메모리 셀의 저항 상태를 반영한 디지털 코드값에 기초하여 상기 복수의 메모리 셀에 대한 ISPP 모드시 초기 전압의 크기 및 초기 전압 인가 시간 중 적어도 어느 하나를 가변시키도록 제어하는 제어 블록을 포함하는 것을 특징으로 하는 반도체 메모리 시스템
21 21
제 20 항에 있어서, 상기 디지털 코드값은 상기 복수의 저항성 메모리 셀의 저항 상태를 모니터링하여 상기 복수의 저항성 메모리 셀의 저항 값 상태가 목표값 대비 벗어난 정도에 따라 소정 비트 수의 상기 디지털 코드값으로 생성되는 것을 특징으로 하는 반도체 메모리 시스템
22 22
제 20 항에 있어서, 상기 반도체 메모리 장치는 상기 디지털 코드값을 생성하는 ADC(Anolog to Digital Converter: 아날로그 대 디지털 변환기)를 더 포함하는 것을 특징으로 하는 반도체 메모리 시스템
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