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비대칭 티형 게이트전극을 갖는 화합물 반도체소자의제조방법

  • 기술번호 : KST2015077486
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은, Al 조성비가 다른 경사형 AlGaAs 쇼트키층 및 n+GaAs/ n+AlGaAs/ n-GaAs로 이루어지는 3층 오믹층을 갖는 화합물 반도체기판을 사용하며, 내열성 금속박막과 절연막의 2단계 건식식각 및 양각의 기울기를 갖는 절연막 측벽(sidewall)을 형성하여 미세한 비대칭형 T형 게이트전극을 제조하는 방법을 제공한다. 또한, 본 발명은 이러한 게이트전극을 사용하여 화합물 반도체 소자의 소스 및 드레인 오믹전극을 비대칭형으로 자기정렬시킨 화합물 반도체 소자를 제조하는 방법을 개시한다. 이러한 본 발명을 통하여, 즉 내열성 금속박막과 절연막의 2단계 건식식각 및 양각의 기울기를 갖는 절연막 측벽을 형성함으로써, 종횡비(high aspect ratio)가 큰 T자형 게이트전극을 안정되게 형성할 수 있으며, 이러한 비대칭형 T형 게이트를 사용하여 소스와 드레인 오믹전극을 자기정렬함으로써 신뢰성이 높은 고전압 저잡음 화합물 반도체소자를 제조할 수 있게 된다.
Int. CL H01L 29/778 (2006.01)
CPC H01L 29/7784(2013.01) H01L 29/7784(2013.01) H01L 29/7784(2013.01) H01L 29/7784(2013.01) H01L 29/7784(2013.01)
출원번호/일자 1019990062468 (1999.12.27)
출원인 한국전자통신연구원
등록번호/일자 10-0324208-0000 (2002.01.30)
공개번호/일자 10-2001-0058252 (2001.07.05) 문서열기
공고번호/일자 (20020216) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (1999.12.27)
심사청구항수 6

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 윤형섭 대한민국 대전광역시유성구
2 이진희 대한민국 대전광역시유성구
3 최상수 대한민국 대전광역시유성구
4 이경호 대한민국 대전광역시유성구

대리인

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번호 이름 국적 주소
1 전영일 대한민국 광주 북구 첨단과기로***번길**, ***호(오룡동)(특허법인세아 (광주분사무소))

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 1999.12.27 수리 (Accepted) 1-1-1999-0181816-38
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2001.04.19 수리 (Accepted) 4-1-2001-0046046-20
3 선행기술조사의뢰서
Request for Prior Art Search		 2001.08.16 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search		 2001.09.10 수리 (Accepted) 9-1-2001-0017115-19
5 등록결정서
Decision to grant		 2001.10.31 발송처리완료 (Completion of Transmission) 9-5-2001-0298631-17
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1

전계효과형 화합물 반도체소자의 T형 게이트전극을 제조하는 방법으로서,

반절연 갈륨비소(GaAs) 기판 상에, GaAs 버퍼층, InGaAs 채널층, 스페이서층, Si-델타 도핑층, AlGaAs 쇼트키층, 비도핑 AlAs 식각정지층, n-GaAs오믹층, n+AlGaAs 식각정지층 및 n+GaAs 오믹층을 순차적으로 적층하는 단계;

상기 n+GaAs 오믹층을 선택적으로 식각하여 1 차 리세스를 형성하는 단계;

상기 결과적인 구조물 상에 질화막 및 내열성 금속을 순차적으로 증착하는 단계;

상기 내열성 금속 및 상기 질화막의 일부를 선택적으로 건식식각하는 단계;

상기 내열성 금속 및 상기 질화막을 선택적으로 건식식각하여 T형 모양을 갖는 질화막 패턴을 형성하는 단계;

상기 남아 있는 내열성 금속을 제거하여 T형 절연막 패턴을 형성하는 단계;

상기 T형 절연막 패턴을 식각 마스크로 사용하여 상기 n+AlGaAs 식각정지층 및 n-GaAs오믹층을 차례로 식각하여 2차 리세스를 형성하는 단계;

상기 2 차 리세스 내에 양각의 기울기를 갖는 완만한 절연막 측벽을 형성하는 단계;

상기 절연막 측벽을 마스크로 하여 상기 비도핑 AlAs 식각정지층을 건식식각함으로써 T형 게이트 패턴의 발을 완성하는 단계;

포토레지스트를 선택적으로 증착함으로써 상기 T형 게이트 패턴의 머리를 비대칭형으로 형성하여 상기 T형 게이트 패턴을 완성하는 단계; 및

상기 완성된 T형 게이트 패턴에 게이트금속을 증착하여 비대칭 T형 게이트 전극을 형성하는 단계를 구비하는 전계효과형 화합물 반도체의 T형 게이트전극을 제조하는 방법

2 2

제 1 항에 있어서, 상기 AlGaAs 쇼트키층은 Al 조성비가 0

3 3

제 1 항의 방법에 의해 제조되는 비대칭 T형 게이트전극을 사용하여 전계효과형 화합물 반도체소자를 제조하는 방법으로서,

상기 비대칭 T형 게이트 전극을 마스크로 사용하여 상기 질화막을 건식식각하고 상기 비대칭 T형 게이트전극 하부에 언더컷을 형성하는 단계; 및

상기 결과적인 구조물 상에 금속을 증착하여 소스 및 드레인 오믹 전극을 형성하는 단계를 구비하는 것을 특징으로 하는 전계효과형 화합물 반도체소자의 제조방법

4 4

제 3 항에 있어서, 상기 소오스 및 드레인 오믹 전극을 형성하는 단계는 상기 비대칭 T형 게이트 전극과의 자기정렬 방식을 이용하는 것을 특징으로 하는 전계효과형 화합물 반도체소자의 제조방법

5 5

제 3 항에 있어서, 상기 결과적인 구조물을 약 400℃의 온도에서 20초 동안 열처리하는 단계; 및

보호막을 증착하는 단계를 더 구비하는 것을 특징으로 하는 전계효과형 화합물 반도체소자의 제조방법

6 6

제 3 항에 있어서, 상기 소스 및 드레인 오믹 전극을 형성하는 단계는 상기 비대칭 T형 게이트전극을 마스크로 사용하여 전자선 진공증착법으로 Pd(30Å)/ Ni(150Å)/ Ge(500Å)/ Au(400Å)/ Ti(100Å)/ Au(1500Å)을 순차적으로 증착하는 단계를 포함하는 것을 특징으로 하는 전계효과형 화합물 반도체소자의 제조방법

지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.