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반도체소자의 티형 게이트 형성방법

  • 기술번호 : KST2015079543
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명의 반도체소자의 티형 게이트 형성방법은, 반도체기판 위에 제1 절연막을 형성하는 단계와, 제1 절연막 위에 제1 절연막의 일부 표면을 노출시키는 개구부를 갖는 마스크막패턴을 형성하되, 개구부의 폭은 상부에서 제1 절연막을 향할수록 점점 커지도록 하는 단계와, 제1 절연막의 노출부분에 대한 식각을 수행하여 반도체기판의 일부표면을 노출시키는 제1 절연막패턴을 형성하되, 반도체기판의 노출표면의 폭이 마스크막패턴의 하부 개구부의 폭보다 더 크도록 하는 단계와, 반도체기판의 노출표면, 제1 절연막패턴 및 마스크막패턴을 덮는 제2 절연막을 형성하는 단계와, 제2 절연막에 대한 이방성식각을 수행하여 반도체기판 위의 제2 절연막의 일부를 제거하여 반도체기판의 일부표면을 노출시키는 단계와 마스크막패턴 및 반도체기판의 노출표면과 반도체기판 위의 제2 절연막 위에 상호 분리되는 게이트전극용 금속막을 형성하는 단계와, 그리고 마스크막패턴을 제거하여 마스크막패턴 위의 제2 절연막을 리프트-오프시키는 단계를 포함한다. 티형 게이트, 고전자이동도 트랜지스터
Int. CL H01L 29/778 (2006.01)
CPC H01L 29/778(2013.01) H01L 29/778(2013.01) H01L 29/778(2013.01) H01L 29/778(2013.01)
출원번호/일자 1020030091338 (2003.12.15)
출원인 한국전자통신연구원
등록번호/일자 10-0521700-0000 (2005.10.07)
공개번호/일자 10-2005-0059636 (2005.06.21) 문서열기
공고번호/일자 (20051014) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2003.12.15)
심사청구항수 5

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 임종원 대한민국 대전광역시유성구
2 안호균 대한민국 대전광역시유성구
3 김해천 대한민국 대전광역시유성구

대리인

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번호 이름 국적 주소
1 리앤목특허법인 대한민국 서울 강남구 언주로 **길 **, *층, **층, **층, **층(도곡동, 대림아크로텔)
2 이해영 대한민국 서울 강남구 언주로 **길 **, *층, **층, **층, **층(도곡동, 대림아크로텔)(리앤목특허법인)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2003.12.15 수리 (Accepted) 1-1-2003-0478225-94
2 선행기술조사의뢰서
Request for Prior Art Search		 2005.07.13 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2005.08.19 수리 (Accepted) 9-1-2005-0053305-70
4 등록결정서
Decision to grant		 2005.09.23 발송처리완료 (Completion of Transmission) 9-5-2005-0469832-03
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1
반도체기판 위에 제1 절연막을 형성하는 단계; 상기 제1 절연막 위에 제1 절연막의 일부 표면을 노출시키는 개구부를 갖는 마스크막패턴을 형성하되, 상기 개구부의 폭은 상부에서 상기 제1 절연막을 향할수록 점점 커지도록 하는 단계; 상기 제1 절연막의 노출부분에 대한 식각을 수행하여 상기 반도체기판의 일부표면을 노출시키는 제1 절연막패턴을 형성하되, 상기 반도체기판의 노출표면의 폭이 상기 마스크막패턴의 하부 개구부의 폭보다 더 크도록 하는 단계; 상기 반도체기판의 노출표면, 제1 절연막패턴 및 상기 마스크막패턴을 덮는 제2 절연막을 형성하는 단계; 상기 제2 절연막에 대한 이방성식각을 수행하여 상기 반도체기판 위의 제2 절연막의 일부를 제거하여 상기 반도체기판의 일부표면을 노출시키는 단계; 상기 마스크막패턴 및 상기 반도체기판의 노출표면과 상기 반도체기판 위의 제2 절연막 위에 상호 분리되는 게이트전극용 금속막을 형성하는 단계; 및 상기 마스크막패턴을 제거하여 상기 마스크막패턴 위의 제2 절연막을 리프트-오프시키는 단계를 포함하는 것을 특징으로 하는 반도체소자의 티형 게이트 형성방법
2 2
제1항에 있어서, 상기 제1 절연막 및 제2 절연막 중 적어도 어느 하나는 실리콘질화막을 포함하는 것을 특징으로 하는 반도체소자의 티형 게이트 형성방법
3 3
제1항에 있어서, 상기 마스크막패턴은 네가티브형 포토레지스트막을 사용한 포토리소그라피방법을 이용하여 형성하는 것을 특징으로 하는 반도체소자의 티형 게이트 형성방법
4 4
제1항에 있어서, 상기 제1 절연막에 대한 식각은 습식식각방법을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 티형 게이트 형성방법
5 5
제1항에 있어서, 상기 반도체기판 위의 제2 절연막의 일부를 제거하는 단계는 반응성이온식각방법을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 티형 게이트 형성방법
6 5
제1항에 있어서, 상기 반도체기판 위의 제2 절연막의 일부를 제거하는 단계는 반응성이온식각방법을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 티형 게이트 형성방법
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패밀리정보가 없습니다
국가 R&D 정보가 없습니다.