| 1 |
1
SOI 기판; 상기 SOI 기판상에 형성된 채널층; 상기 SOI 기판상의 상기 채널층 양단에 형성된 소스 및 드레인; 상기 채널층 위에 형성되는 게이트; 상기 게이트를 상기 소스, 드레인 및 채널층과 차단하기 위한 제1 게이트 절연막; 및 상기 제1 게이트 절연막 및 상기 게이트 사이에 형성되는 제2 게이트 절연막을 포함하는 쇼트키 장벽 관통 트랜지스터
|
| 2 |
2
제1항에 있어서, 상기 게이트는,전체가 금속으로 형성되는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터
|
| 3 |
3
제1항에 있어서, 상기 소스, 드레인 및 게이트가 형성되지 않은 SOI 기판 및 상기 소스 및 드레인을 덮고 있는 반응 차단막;상기 반응 차단막 상에 형성된 HQS막;상기 HQS막상에 형성된 고유전률 절연막을 더 포함하는 쇼트키 장벽 관통 트랜지스터
|
| 4 |
4
제1항 내지 제3항 중 어느 한 항에 있어서,상기 제2 게이트 절연막은, 고유전률 게이트 절연막인 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터
|
| 5 |
5
(a) 절연물 기판상에 반도체 채널층을 형성하는 단계;(b) 상기 반도체 채널층에 더미 게이트를 형성하는 단계;(c) 상기 절연물 기판상의 상기 더미 게이트 양쪽에 각각 접하는 위치에 소스 및 드레인을 형성하는 단계;(d) 상기 더미 게이트를 제거하는 단계;(e) 상기 더미 게이트가 제거된 측벽에 절연막을 형성하는 단계;(f) 상기 더미 게이트가 제거된 공간에 액추얼 게이트를 형성하는 단계를 포함하는 쇼트키 장벽 관통 트랜지스터의 제조 방법
|
| 6 |
6
제5항에 있어서, 상기 절연물 기판은,메인 실리콘 기판상에 형성된 실리콘 산화물층인 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조 방법
|
| 7 |
7
제5항에 있어서, 상기 (b) 단계는,상기 반도체 채널층상에 산화막을 형성하는 단계; 및상기 산화막상에 폴리 실리콘 또는 실리콘 질화막으로 더미 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조 방법
|
| 8 |
8
제5항에 있어서, 상기 (b) 단계 이후,상기 더미 게이트의 노출면에 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조 방법
|
| 9 |
9
제5항에 있어서, 상기 (c) 단계는, 상기 절연물 기판상의 상기 소스 및 드레인이 형성되는 영역에 실리콘 소스층 및 실리콘 드레인층을 형성하는 단계; 상기 실리콘 소스층 및 실리콘 드레인층상에 금속을 부가하는 단계; 및열처리하는 단계를 포함하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조 방법
|
| 10 |
10
제5항에 있어서, 상기 (d) 단계는,(1) 상기 (c) 단계의 결과물의 상부 표면에 반응 차단막을 형성하는 단계;(2) HSQ를 코팅하는 단계; 및(3) 식각 과정으로 상기 더미 게이트를 제거하는 단계;를 포함하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조 방법
|
| 11 |
11
제9항에 있어서, 상기 금속은,사마륨, 어븀, 네오디늄 및 이터븀 중에서 선택된 적어도 하나 이상의 원소인 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조 방법
|
| 12 |
12
제9항에 있어서, 상기 금속은,백금, 팔라듐, 이리듐 중에서 선택된 하나 이상의 원소인 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조 방법
|
| 13 |
13
제5항에 있어서, 상기 반도체 채널층은 100nm 이하의 두께를 가지는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조 방법
|
| 14 |
14
제5항 내지 제13항 중 어느 한 항에 있어서, 상기 액추얼 게이트는 상기 절연막 위에 금속을 증착하여 형성하는 것을 특징으로 하는 쇼트키 장벽 관통 트랜지스터의 제조 방법
|
