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낮은 복잡도를 가지는 고속의 ＱＣ－ＬＤＰＣ 부호의 부호화 장치 및 방법

  • 기술번호 : KST2015084624
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 낮은 선형적 복잡도를 가진 LDPC (Low Density Parity Check) 부호화를 위하여 IEEE 802.1x표준에 제안된 패리티 검사 행렬을 이용하는 효율적인 부호화 방식에 기인한다. 기존의 제안된 방식으로는 LDPC부호의 임의의 패리티 검사 행렬을 블록화해서 나누고 연관된 행렬 방정식들을 통하여 부호화를 수행하거나, Quasi-Cyclic(QC) LDPC부호의 임의의 패리티 검사 행렬을 이용하여 얻은 생성 행렬과 정보 비트들과의 행렬 곱셈 연산을 순차적인 두 단계로 나누고 각 단계를 cyclic shift-register로 구현한 부호기를 통하여 부호화를 수행하였으나, 본 발명에서 제안하는 방식은 기존의 방식과는 달리 표준에 제안된 이중 대각 패리티 구조를 가지는 패리티 검사 행렬을 이용하여 순차적으로 임시 패리티 비트 생성, 수정 비트 생성, 패리티 비트 수정을 통한 부호화 방식에 패리티 검사 행렬의 quasi-cyclic특성을 적용하여 부분적인 부호화가 연속적으로 실행됨으로써 전체 부호화가 수행되고 또한 여러 정보 벡터들의 연속적인 부호화를 수행할 경우 유휴 상태의 shift-register가 최대한 없도록 함으로써 소요되는 전체 클럭을 경감 시킬 수 있도록 하는 효율적인 부호화 방식 및 부호기의 구현 방식을 새롭게 제시하는 방식이다.저밀도 패리티 검사(Low Density Parity Check) 부호화, 낮은 선형적 복잡도를 가지는 LDPC부호기, 서큘런트, 쉬프트 레지스터.
Int. CL H03M 13/11 (2006.01) H03M 13/00 (2006.01)
CPC
출원번호/일자 1020080130462 (2008.12.19)
출원인 한국전자통신연구원
등록번호/일자 10-1211433-0000 (2012.12.06)
공개번호/일자 10-2010-0071663 (2010.06.29) 문서열기
공고번호/일자 (20121212) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2008.12.19)
심사청구항수 12

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 오종의 대한민국 대전광역시 유성구
2 정민호 대한민국 대전광역시 유성구
3 이유로 대한민국 대전광역시 유성구
4 이석규 대한민국 대전광역시 유성구
5 이용호 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 신성특허법인(유한) 대한민국 서울특별시 송파구 중대로 ***, ID타워 ***호 (가락동)

최종권리자

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번호 이름 국적 주소
1 주식회사 와이젯 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2008.12.19 수리 (Accepted) 1-1-2008-0875418-38
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
3 선행기술조사의뢰서
Request for Prior Art Search		 2012.01.17 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search		 2012.02.15 수리 (Accepted) 9-1-2012-0008709-09
5 의견제출통지서
Notification of reason for refusal		 2012.02.29 발송처리완료 (Completion of Transmission) 9-5-2012-0121580-62
6 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2012.04.25 수리 (Accepted) 1-1-2012-0329613-56
7 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2012.05.25 수리 (Accepted) 1-1-2012-0421436-18
8 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2012.06.27 수리 (Accepted) 1-1-2012-0512691-45
9 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2012.07.27 수리 (Accepted) 1-1-2012-0603948-96
10 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2012.07.27 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2012-0603946-05
11 등록결정서
Decision to grant		 2012.11.27 발송처리완료 (Completion of Transmission) 9-5-2012-0718079-34
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
입력 정보를 이중 대각행렬 형태를 가지는 패리티 체크 매트릭스로 부호화하기 위한 준-순환 저밀도 패리티 검사(QC-LDPC) 부호화 장치에 있어서,미리 정의된 규칙에 따라 임의의 패리티 비트를 생성하는 패리티 비트 생성부;상기 입력 정보에 상응하는 정보 벡터를 각 행들이 같은 가중치를 가지며 맨 위의 행부터 맨 아래의 행까지 순환적으로 배치된 정방 행렬의 서큘런트들로 구성하고, 상기 임의의 패리티 비트를 이용하여 각 서큘런트들의 각 행에 대응하여 쉬프트 및 결합하여 임시 패리티 비트를 생성하는 임시 패리티 비트 생성부;상기 임시 패리티 비트 생성부의 출력을 이용하여 패리티 비트의 수정 비트를 생성하는 수정 비트 생성부; 및상기 수정 비트 생성부의 출력을 상기 임시 패리티 비트 생성부의 출력에 반영하여 임시 패리티 비트를 수정하는 패리티 비트 수정부;를 포함하는 낮은 복잡도를 가지는 고속의 QC-LDPC 부호의 부호화 장치
2 2
제 1 항에 있어서, 상기 임시 패리티 비트 생성부는,상기 입력 정보를 미리 결정된 크기의 서큘런트들로 구성하여 클럭 단위로 상기 서큘런트들을 쉬프트하며, 상기 각 서큘런트들을 와이어 정렬하여 상기 각 서큘런트들의 각 행에 대응하는 값들이 가산되도록 결합하는 순환 좌향 쉬프트 레지스터 및 덧셈기; 및상기 가산된 각 행의 패리티 정보들을 상기 클럭에 대응하여 쉬프트하며, 첫 행을 제외한 상기 각 서큘런트들의 각 행의 값들은 상위 행의 정보와 입력되는 서큘런트들을 이용하여 보정하는 행의 개수만큼의 부 블록들;을 포함하는 낮은 복잡도를 가지는 고속의 QC-LDPC 부호의 부호화 장치
3 3
제 2 항에 있어서, 상기 각 부 블록들은,미리 결정된 개수만큼의 직렬 연결된 쉬프트 레지스터들을 포함하며,첫 행의 쉬프트 레지스터들을 제외한 상기 각 서큘런트들의 각 행의 쉬프트 레지스터들은 이전 행 쉬프트 레지스터들 중 이전 행 번호의 쉬프트 레지스터의 출력이 자신의 행 번호에 대응하는 쉬프트 레지스터의 입력 전에 가산되는 낮은 복잡도를 가지는 고속의 QC-LDPC 부호의 부호화 장치
4 4
제 3 항에 있어서, 상기 수정 비트 생성부는,상기 각 서큘런트들의 각 행들에 대응하는 최종 쉬프트 레지스터의 출력을 입력으로 하여 클럭에 맞춰 쉬프트하는 상기 각 서큘런트들의 각 행들에 대응하는 제1쉬프트 레지스터들; 및상기 제1쉬프트 레지스터들의 각 출력을 입력으로 하며 클럭에 맞춰 출력하는 상기 각 서큘런트들의 각 행들에 대응하는 제2쉬프트 레지스터들;을 포함하는 낮은 복잡도를 가지는 고속의 QC-LDPC 부호의 부호화 장치
5 5
제 4 항에 있어서, 상기 패리티 비트 수정부는,상기 제1쉬프트 레지스터의 마지막 행의 레지스터의 출력을 마지막 행을 제외한 나머지 행의 제2쉬프트 레지스터들의 출력에 가산하고, 상기 제2쉬프트 레지스터들의 마지막 행의 쉬프트 레지스터의 출력을 마지막 행의 바로 위의 행의 제2쉬프트 레지스터 출력에 가산하여 상기 패리티 비트를 수정하는 낮은 복잡도를 가지는 고속의 QC-LDPC 부호의 부호화 장치
6 6
제 2 항에 있어서, 상기 순환 좌향 쉬프트 레지스터 및 덧셈기는,상기 서큘런트들을 상기 각 서큘런트들의 각 행에 대응하여 좌측으로 순환 쉬프트하는 각 행 단위의 순환 좌향 쉬프트 레지스터들;상기 각 서큘런트들의 각 행에 대응하는 상기 순환 좌향 쉬프트 레지스터들의 미리 결정된 위치에서 범용 와이어를 통해 정보들을 출력하며, 상기 범용 와이어들을 정렬하는 와이어 정렬부; 및상기 와이어 정렬부에서 정렬된 출력들을 가산하여 상기 각 서큘런트들의 각 행 단위로 출력하는 가산기들;을 포함하는 낮은 복잡도를 가지는 고속의 QC-LDPC 부호의 부호화 장치
7 7
제 6 항에 있어서, 상기 각 부 블록들은,미리 결정된 개수만큼의 직렬 연결된 쉬프트 레지스터들을 포함하며,첫 행의 쉬프트 레지스터들을 제외한 상기 각 서큘런트들의 각 행의 쉬프트 레지스터들은 이전 행 쉬프트 레지스터들 중 이전 행 번호의 쉬프트 레지스터의 출력이 자신의 행 번호에 대응하는 쉬프트 레지스터의 입력 전에 가산되는 낮은 복잡도를 가지는 고속의 QC-LDPC 부호의 부호화 장치
8 8
제 7 항에 있어서, 상기 수정 비트 생성부는,상기 각 서큘런트들의 각 행들에 대응하는 최종 쉬프트 레지스터의 출력을 입력으로 하여 클럭에 맞춰 쉬프트하는 상기 각 서큘런트들의 각 행들에 대응하는 제1쉬프트 레지스터들; 및상기 제1쉬프트 레지스터들의 각 출력을 입력으로 하며 클럭에 맞춰 출력하는 상기 각 서큘런트들의 각 행들에 대응하는 제2쉬프트 레지스터들;을 포함하는 낮은 복잡도를 가지는 고속의 QC-LDPC 부호의 부호화 장치
9 9
제 8 항에 있어서, 상기 패리티 비트 수정부는,상기 제1쉬프트 레지스터의 마지막 행의 레지스터의 출력을 마지막 행을 제외한 나머지 행의 제2쉬프트 레지스터들의 출력에 가산하고, 상기 제2쉬프트 레지스터들의 마지막 행의 쉬프트 레지스터의 출력을 마지막 행의 바로 위의 행의 제2쉬프트 레지스터 출력에 가산하여 상기 패리티 비트를 수정하는 낮은 복잡도를 가지는 고속의 QC-LDPC 부호의 부호화 장치
10 10
입력 정보를 이중 대각행렬 형태를 가지는 패리티 체크 매트릭스로 부호화하기 위한 준-순환 저밀도 패리티 검사(QC-LDPC) 부호화 방법에 있어서,미리 정의된 규칙에 따라 임의의 패리티 비트를 생성하는 과정;상기 입력 정보에 상응하는 정보 벡터를 각 행들이 같은 가중치를 가지며 맨 위의 행부터 맨 아래의 행까지 순환적으로 배치된 정방 행렬의 서큘런트들로 구성하고, 상기 임의의 패리티 비트를 이용하여 각 서큘런트들의 각 행에 대응하여 쉬프트 및 결합하여 임시 패리티 비트를 생성하는 과정;상기 생성된 임시 패리티 비트를 이용하여 패리티 비트의 수정 비트를 생성하는 과정; 및상기 생성된 수정 비트를 상기 생성된 임시 패리티 비트에 반영하여 상기 생성된 임시 패리티 비트를 수정하는 과정;을 포함하는 낮은 복잡도를 가지는 고속의 QC-LDPC 부호의 부호화 방법
11 11
제 10 항에 있어서, 상기 임시 패리티 비트를 생성하는 과정은,상기 입력 정보를 미리 결정된 크기의 서큘런트들로 구성하여 클럭 단위로 상기 서큘런트들을 순환 좌향 쉬프트하는 과정;상기 쉬프트 시 상기 각 서큘런트들 중 미리 결정된 위치의 서큘런트들을 상기 서큘런트들의 각 행에 대응하여 가산하는 과정과,상기 가산된 각 행의 패리티 정보들을 상기 클럭에 대응하여 쉬프트하며, 첫 행을 제외한 서큘런트들의 각 행의 값들은 상위 행의 정보와 가산되어 입력되는 서큘런트들을 이용하여 보정하는 과정;을 포함하는 낮은 복잡도를 가지는 고속의 QC-LDPC 부호의 부호화 방법
12 12
제 11 항에 있어서, 상기 보정하는 과정은,첫 행을 제외한 나머지 행들에 대하여 이전 행의 상기 서큘런트가 이전 행 번호에 대응하는 횟수만큼 쉬프트된 값을 자신의 행 번호에 대응하는 쉬프트 전에 가산하여 쉬프트하는 과정;을 포함하는 낮은 복잡도를 가지는 고속의 QC-LDPC 부호의 부호화 방법
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1 지식경제부 한국전자통신연구원 IT성정동력기술개발 3Gbps급 4G 무선 LAN 시스템 개발