| 1 |
1
복수개의 제어비트를 입력받으며, 상기 복수개의 제어비트들의 락킹(Locking) 여부에 관한 비트정보가 포함된 하나의 비트 신호로 출력하는 비교부;상기 비교부에서 출력되는 하나의 비트 신호와 상기 하나의 비트 신호를 기 설정된 시간만큼 지연시킨 신호를 결합하여 하나의 클럭 신호를 출력하는 지연셀 블럭; 및상기 지연셀 블럭에서 출력되는 클럭 신호에 의해 락 표시 신호를 출력하는 검출부를 포함하는 디지털 락 검출장치
|
| 2 |
2
제1항에 있어서,상기 비교부는,서로 다른 락킹 시간을 갖는 상기 복수의 제어비트 신호가 각각 락킹되는 시간 및 상기 복수의 제어비트 신호 모두가 락킹되는 시간을 산출하여 출력하는 것을 특징으로 하는 디지털 락 검출장치
|
| 3 |
3
제1항에 있어서,상기 비교부는,상기 복수개의 제어비트 각각을 기설정된 시간만큼 지연시키는 복수개의 지연기;상기 복수개의 제어비트 신호와 이에 대응하는 상기 복수개의 지연기에 의해 지연된 신호 각각을 입력받아 배타적 논리합(XOR : exclusive OR) 연산 출력하는 복수개의 비교기; 및상기 복수개의 비교기에서 출력되는 신호들을 논리합(OR) 연산하여 하나의 비트로 출력하는 연산기를 포함하는 것을 특징으로 하는 디지털 락 검출장치
|
| 4 |
4
제1항에 있어서,상기 지연셀 블럭은,상기 비교부에서 출력되는 비트 신호를 기설정된 시간만큼 지연시키는 지연부; 및 상기 비교부에서 출력되는 비트 신호 및 상기 지연부의 출력신호를 논리합(OR) 연산하여 출력하는 연산부를 포함하는 것을 특징으로 하는 디지털 락 검출장치
|
| 5 |
5
제4항에 있어서,상기 지연부는, 직렬로 연결된 복수개의 지연기를 포함하며, 상기 연산부는, 상기 비교부에서 출력되는 비트 신호 및 상기 복수개의 지연기 각각에서 출력되는 출력신호를 논리합(OR) 연산하여 출력하는 것을 특징으로 하는 디지털 락 검출장치
|
| 6 |
6
제1항에 있어서,상기 검출부는,상기 지연셀 블럭에서 출력되는 클럭신호의 상태 변화 시점을 검출하는 래치회로; 및상기 래치 회로의 출력에 의해 락 표시신호를 발생시키는 펄스 발생기를 포함하는 것을 특징으로 하는 디지털 락 검출장치
|
| 7 |
7
입력되는 제어비트에 따라 출력 주파수를 조절하는 디지털 제어 발진기;상기 디지털 제어 발진기의 출력 신호를 피드백받아 에러신호를 출력하는 위상 검출기;상기 위상 검출기에서 출력되는 에러신호에서 고주파수 성분을 제거하고 복수의 제어비트를 상기 디지털 제어 발진기로 출력하는 디지털 루프필터; 및상기 디지털 루프필터에서 출력되는 복수의 제어비트를 입력받아, 락 여부를 표시하는 락 표시신호를 상기 디지털 제어 발진기로 출력하는 디지털 락 검출장치를 포함하는 주파수 합성기
|
| 8 |
8
제7항에 있어서,상기 디지털 락 검출장치는, 상기 디지털 루프필터에서 출력되는 복수개의 제어비트를 입력받아 상기 디지털 루프 필터에서 출력되는 복수개의 제어비트들의 락킹 여부에 관한 비트정보가 포함된 하나의 비트 신호로 출력하는 비교부;상기 비교부에서 출력되는 하나의 비트 신호와 상기 하나의 비트 신호를 기 설정된 시간만큼 지연시킨 신호를 결합하여 하나의 클럭 신호를 출력하는 지연셀 블럭; 및상기 지연셀 블럭에서 출력되는 클럭 신호에 의해 상기 디지털 제어 발진기로 락 표시 신호를 출력하는 검출부를 포함하는 것을 특징으로 하는 주파수 합성기
|
| 9 |
9
제8항에 있어서,상기 비교부는,서로 다른 락킹 시간을 갖는 상기 복수개의 제어비트 신호가 각각 락킹되는 시간 및 상기 복수의 제어비트 신호 모두가 락킹되는 시간을 산출하여 출력하는 것을 특징으로 하는 주파수 합성기
|
| 10 |
10
제8항에 있어서,상기 비교부는,상기 디지털 루프필터에서 출력되는 복수개의 제어비트 각각을 기설정된 시간 만큼 지연시키는 복수개의 지연기;상기 디지털 루프필터에서 출력되는 복수개의 제어비트 신호와 이에 대응하는 상기 복수개의 지연기에 의해 지연된 신호 각각을 입력받아 배타적 논리합(XOR : exclusive OR) 연산 출력하는 복수개의 비교기; 및상기 복수개의 비교기에서 출력되는 신호들을 논리합(OR) 연산하여 하나의 비트로 출력하는 연산기를 포함하는 것을 특징으로 하는 주파수 합성기
|
| 11 |
11
제8항에 있어서,상기 지연셀 블럭은,상기 비교부에서 출력되는 비트 신호를 기설정된 시간만큼 지연시키는 지연부; 및 상기 비교부에서 출력되는 비트 신호 및 상기 지연부의 출력신호를 논리합(OR) 연산하여 출력하는 연산부를 포함하는 것을 특징으로 하는 주파수 합성기
|
| 12 |
12
제11항에 있어서,상기 지연부는, 직렬로 연결된 복수개의 지연기를 포함하며, 상기 연산부는, 상기 비교부에서 출력되는 비트 신호 및 상기 복수개의 지연기 각각에서 출력되는 출력신호를 논리합(OR) 연산하여 출력하는 것을 특징으로 하는 주파수 합성기
|
| 13 |
13
제8항에 있어서,상기 검출부는,상기 지연셀 블럭에서 출력되는 클럭신호의 상태 변화 시점을 검출하는 래치회로; 및상기 래치 회로의 출력에 의해 락 표시신호를 발생시키는 펄스 발생기를 포함하는 것을 특징으로 하는 주파수 합성기
|
